基於多功能可擴展快速連接的可編程邏輯單元結構的製作方法
2023-07-08 11:24:31 1
基於多功能可擴展快速連接的可編程邏輯單元結構的製作方法
【專利摘要】本發明涉及一種基於多功能可擴展快速連接的可編程邏輯單元結構，其包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用於接收輸入信號的函數發生器以及控制所述函數發生器輸出形式的發生器輸入控制模塊；函數發生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數發生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時序存儲模塊連接，時序存儲模塊與DFF輸出控制模塊連接，並通過所述DFF輸出模塊輸出編程邏輯輸出。本發明邏輯資源和路徑豐富，可配置能力強，速度快，路徑選擇靈活，多功能函數實現能力廣。
【專利說明】基於多功能可擴展快速連接的可編程邏輯單元結構
【技術領域】
[0001]本發明涉及一種邏輯單元結構，尤其是一種基於多功能可擴展快速連接的可編程邏輯單元結構，屬於可編程邏輯器件的【技術領域】。
【背景技術】
[0002]可編程邏輯器件，通過軟體工具，開發，仿真和測試，快速地將設計編程到器件中，節省大量的非重複性工程成本和電路研發周期，同時可編程邏輯器件是基於重複配置的存儲技術，只需要重新下載編程，即可完成電路的修改。可編程邏輯器件具有開發周期短，成本低，風險小，集成度高，靈活性大，且便於電子系統維護和升級等優點，因此受到了廣大終端產品用戶的青睞，成為了集成電路晶片的主流，且被廣泛應用在各種領域如通信、控制、視頻、信息處理、電子、網際網路、汽車以及航空航天等。
[0003]可編程邏輯器件，主要包含可編程邏輯單元，數位訊號處理DSP，存儲單元BRAM以及一些高速接口，時鐘模塊和IP核等，而可編程邏輯單元是可編程邏輯器件中最基本和核心的結構，它在器件中按陣列重複分布，並隨著晶片應用規模的增大，而進入千萬門級陣列，因此可編程邏輯單元的設計是整個器件的關鍵，它的性能決定著整個晶片的性能，如功能，運算能力，可編程靈活性，布通率，面積，速度以及功耗等。本發明提出了一種新型的可編程邏輯單元結構，該結構以查找表為基礎，輔助多信號輸入的組合邏輯和豐富的路徑輸出資源，以及寬邏輯的快速進位鏈，而具有可配置能力強，速度快，路徑選擇靈活，多功能函數實現能力廣等優點。
【發明內容】
[0004]本發明的目的是克服現有技術中存在的不足，提供一種基於多功能可擴展快速連接的可編程邏輯單元結構，其邏輯資源和路徑豐富，可配置能力強，速度快，路徑選擇靈活，多功能函數實現能力廣。
[0005]按照本發明提供的技術方案，所述基於多功能可擴展快速連接的可編程邏輯單元結構，包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用於接收輸入信號的函數發生器以及控制所述函數發生器輸出形式的發生器輸入控制模塊；函數發生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數發生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時序存儲模塊連接，時序存儲模塊與DFF輸出控制模塊連接，並通過所述DFF輸出模塊輸出編程邏輯輸出。
[0006]可編程邏輯單元結構由偶數組的可編程邏輯單元體連接構成，相鄰的可編程邏輯單元體之間通過寬輸入查找表邏輯模塊連接，所述寬輸入查找表邏輯模塊的輸入端分別接收兩可編程邏輯單元體的輸出信號，寬輸入查找表邏輯模塊的選擇端與函數發生器的相應輸出端連接，寬輸入查找表邏輯模塊的輸出端與查找表輸出控制模塊的輸入端連接。
[0007]所述函數發生器包括第一五輸入查找表模塊IA以及第二五輸入查找表模塊1B,發生器輸入控制模塊包括第一三輸入選擇器以及第二三輸入選擇器；
第一五輸入查找表模塊IA的05輸出端與第一二輸入選擇器的一輸入端連接,第二五輸入查找模塊IB的05輸出端與第一二輸入選擇器的另一輸入端連接,第二五輸入查找表模塊IB的第五信號輸入端與第一三輸入選擇器的輸出端連接，第一三輸入選擇器的輸入端分別接收輸入信號A5、輸入信號A6以及進位信號CIN,第一二輸入選擇器的選擇端與第二三輸入選擇器的輸出端連接，第二三輸入選擇器的輸入端分別接收配置信號邏輯「 I」、輸入信號A6以及邏輯進位信號LEI。
[0008]所述加法器模塊包括第一加法器以及第二二輸入選擇器，所述第二二輸入選擇器的一輸入端與第一五輸入查找表模塊IA的03輸出端連接,第二二輸入選擇器的另一輸入端接收輸入信號A5，第二二輸入選擇器的輸出端作為第一加法器的一位操作數，第一二輸入選擇器的輸出端作為第一加法器的另一位操作數；第一加法器與加法器進位邏輯鏈CIN連接，第一加法器的輸出端與查找表輸出控制模塊的輸入端連接。
[0009]所述查找表輸出控制模塊包括第一六輸入選擇器7A以及第二六輸入選擇器7B,第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端分別與第一二輸入選擇器的輸出端、第一加法器的輸出端、第二五輸入查找表IB的05輸出端連接,且第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還接收輸入信號AX、輸入信號AY。
[0010]所述第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還分別連接寬輸入查找表邏輯模塊的輸出端連接。
[0011]所述DFF輸入控制模塊包括第三二輸入選擇器8A以及第四二輸入選擇器SB ;第三二輸入選擇器8A的一輸入端與第一六輸入選擇器7A的輸出端連接,第四二輸入選擇器8B的一輸入端與第二六輸入選擇器7B的輸出端連接,第三二輸入選擇器8A的另一輸入端、第四二輸入選擇器8B的另一輸入端與前一級的DFF進位輸出連接。
[0012]所述第三二輸入選擇器8A的另一輸入端通過第三三輸入選擇器接收前一級的DFF進位輸出；第三三輸入選擇器的輸出端與第三二輸入選擇器8A的輸入端連接，第三三輸入選擇器的輸入端接收輸入信號AY、靜態輸入初始值邏輯0/1以及前一級的DFF進位輸出。
[0013]所述時序存儲模塊包括第一 DFF觸發器9A以及第二 DFF觸發器9B，所述DFF輸出控制模塊包括第五二輸入選擇器1A以及第六二輸入選擇器1B ;第一 DFF觸發器9A的D端與第三二輸入選擇器8A的輸出端連接,第一 DFF觸發器9A的Q端與第五二輸入選擇器1A的一輸入端連接,第五二輸入選擇器1A的另一輸入端與第一六輸入選擇器7A的輸出端連接;第二 DFF觸發器9B的D端與第四二輸入選擇器SB的輸出端連接，第二 DFF觸發器9B的Q端與第六二輸入選擇器1B的一輸入端連接,第六二輸入選擇器1B的另一輸入端與第二六輸入選擇器7B的輸出端連接。
[0014]本發明的優點:可編程邏輯單元結構內包括至少一組可編程邏輯單元體，可編程邏輯單元結構可以根據用戶需要配置成各種功能形式，、可配置能力強，靈活性高，其中進位鏈邏輯，可以不通過外圍走線資源，通過內部直接級聯，快速地實現較寬邏輯函數，節約了互聯資源，、具有豐富的路徑輸出資源，供用戶靈活布線。
【專利附圖】
【附圖說明】
[0015]圖I為本發明可編程邏輯單元的電路結構圖。
[0016]圖2為本發明可編程邏輯單元組LUTA的電路結構圖。
[0017]圖3為本發明可編程邏輯單元寬查找表邏輯的電路結構圖。
[0018]圖4為本發明可編程邏輯單元的輸出控制模塊電路結構圖。
[0019]圖5為本發明可編程邏輯單元的觸發器DFF鏈的電路結構圖。
【具體實施方式】
[0020]下面結合具體附圖和實施例對本發明作進一步說明。
[0021]如圖I所示：為了實現輔助多信號輸入的組合邏輯和豐富的路徑輸出資源，提高可配置能力，本發明包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用於接收輸入信號的函數發生器以及控制所述函數發生器輸出形式的發生器輸入控制模塊；函數發生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數發生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時序存儲模塊連接，時序存儲模塊與DFF輸出控制模塊連接，並通過所述DFF輸出模塊輸出編程邏輯輸出。
[0022]進一步地，可編程邏輯單元結構由偶數組的可編程邏輯單元體連接構成，相鄰的可編程邏輯單元體之間通過寬輸入查找表邏輯模塊連接，所述寬輸入查找表邏輯模塊的輸入端分別接收兩可編程邏輯單元體的輸出信號，寬輸入查找表邏輯模塊的選擇端與函數發生器的相應輸出端連接，寬輸入查找表邏輯模塊的輸出端與查找表輸出控制模塊的輸入端連接。
[0023]具體地，圖I中示出了四組可編程邏輯單元體，四組可編程邏輯單元體分別為LUTA, LUTB, LUTC以及LUTD，四組可編程邏輯單元體內的結構相同，以採用五輸入查找表為例，可編程邏輯單兀體LUTA內包括第一五輸入查找表模塊1A、第二五輸入查找表模塊1B、第一加法器2、第一二輸入選擇器3、第一三輸入選擇器4、第二三輸入選擇器5、第二二輸入選擇器6、第一六輸入選擇器7A、第二六輸入選擇器7B,第三二輸入選擇器8A、第四二輸入選擇器8B，第一 DFF觸發器9A、第二 DFF觸發器9B、第五二輸入選擇器IOA以及第六二輸入選擇器IOB。第一二輸入選擇器3的輸出端形成06_A輸出端。
[0024]對於可編程邏輯單元體LUTB內包括第三五輸入查找表模塊11A、第四五輸入查找表模塊11B、第二加法器12、第七二輸入選擇器13、第四三輸入選擇器14、第五三輸入選擇器15、第八二輸入選擇器16、第三六輸入選擇器17A、第四六輸入選擇器17B、第九二輸入選擇器18A、第十二輸入選擇器18B、第三DFF觸發器19A、第四DFF觸發器19B、第十一二輸入選擇器20A以及第十二二輸入選擇器20B。第七二輸入選擇器13的輸出端能形成06_B輸出端。
[0025]對於可編程邏輯單元體LUTC內包括第五五輸入查找表模塊21A、第六五輸入查找表模塊21B、第三加法器22、第十三二輸入選擇器23、第六三輸入選擇器24、第七三輸入選擇器25、第十四二輸入選擇器26、第五六輸入選擇器27A、第七六輸入選擇器27B、第十四二輸入選擇器28A、第十五二輸入選擇器28B、第五DFF觸發器29A、第六DFF觸發器29B、第十七二輸入選擇器30A以及第十八二輸入選擇器30B。第十三二輸入選擇器23的輸出端能形成06_C輸出端。
[0026]對於可編程邏輯單兀體LUTD包括第七五輸入查找表模塊31A、第八五輸入查找表模塊31B，第四加法器32，第十九二輸入選擇器33、第八三輸入選擇器34、第九三輸入選擇器35、第二十二輸入選擇器36、第七六輸入選擇器37A、第八六輸入選擇器37B、第二^ 輸入選擇器38A、第二十二二輸入選擇器38B、第七DFF觸發器39A、第八DFF觸發器39B、第二十三二輸入選擇器40A以及第二十四二輸入選擇器40B。第十九二輸入選擇器33的輸出端能形成06_D輸出端。
[0027]可編程邏輯單元體LUTA接收輸入信號A1?A6、AX以及AY，可編程邏輯單元體LUTA的輸出信號為AQ1、AQ2、06_A。可編程邏輯單元體LUTB接收輸入信號B1?B6、BX以及BY，可編程邏輯單元體LUTB的輸出信號為BQ1、BQ2、06_B，可編程邏輯單元體LUTC接收輸入信號0Γ06, CX以及CY，可編程邏輯單元體LUTC的輸出信號為CQ1、CQ2以及06_C，可編程邏輯單元體LUTD接收輸入信號Df D6、DX以及DY，可編程邏輯單元體LUTD的輸出信號為DQ1、DQ2以及06_D ;對於每個可編程邏輯單元體內的DFF觸發器，每個DFF觸發器還需要連接觸發器控制信號SR、CE和時鐘信號CLK。
[0028]以可編程邏輯單元體LUTA為例，所述函數發生器包括第一五輸入查找表模塊IA以及第二五輸入查找表模塊1B,發生器輸入控制模塊包括第一三輸入選擇器4以及第二三輸入選擇器5 ；
第一五輸入查找表模塊IA的05輸出端與第一二輸入選擇器3的一輸入端連接,第二五輸入查找模塊IB的05輸出端與第一二輸入選擇器3的另一輸入端連接,第二五輸入查找表模塊IB的第五信號輸入端與第一三輸入選擇器4的輸出端連接,第一三輸入選擇器4的輸入端分別接收輸入信號A5、輸入信號A6以及激發進位信號CIN,第一二輸入選擇器3的選擇端與第二三輸入選擇器5的輸出端連接，第二三輸入選擇器5的輸入端分別接收配置信號邏輯「I」、輸入信號A6以及邏輯進位信號LEI。
[0029]所述加法器模塊包括第一加法器2以及第二二輸入選擇器6，所述第二二輸入選擇器6的一輸入端與第一五輸入查找表模塊IA的03輸出端連接,第二二輸入選擇器6的另一輸入端接收輸入信號A5，第二二輸入選擇器6的輸出端作為第一加法器2的一位操作數，第一二輸入選擇器3的輸出端作為第一加法器2的另一位操作數；第一加法器2與加法器進位邏輯鏈CIN連接，第一加法器2的輸出端與查找表輸出控制模塊的輸入端連接。
[0030]本發明實施例中，通過對第一三輸入選擇器4選擇控制，選擇輸入信號A5輸入，對第二三輸入選擇器5選擇控制,選擇信號A6輸入,將第一五輸入查找表模塊IA以及第二五輸入查找表模塊IB配置成為一個六輸入查找表，即得到六輸入查找表LUT6(六輸入分別為Al, A2, A3, A4, A5, A6)。
[0031]通過對第一三輸入選擇器4選擇控制,選擇輸入信號A5輸入，對第二三輸入選擇器5選擇控制,選擇輸入信號邏輯「I」輸入，函數發生器內的第一五輸入查找表模塊IA以及第二五輸入查找表模塊IB配置成為兩個相同五輸入的五查找表，即LUT5(兩個相同五輸入的輸入信號分別為Al, A2, A3, A4, A5);通過對第一三輸入選擇器4選擇控制,選擇輸入信號A6輸入,對第二三輸入選擇器5選擇控制,選擇輸入信號邏輯「I」,將函數發生器內的第一五輸入查找表模塊IA以及第二五輸入查找表模塊IB配置成為兩個具有相同四輸入，一個相異輸入的五輸入查找表，即LUT5A (五輸入查找表的輸入信號分別為Al, A2, A3, A4,A6)和LUT5B (五輸入查找表的輸入信號分別為A1,A2, A3,A4, A5),因此函數發生器可以根據用戶的需求，進行靈活的配置，實現不同的功能函數。
[0032]可編程邏輯單兀體LUTA中第一五輸入查找表基本模塊IA的輸出端03、輸入信號A5與第二二輸入選擇器6的輸入端連接,第二二輸入選擇器6輸出信號作為第一加法器2其中一位操作數；第一二輸入選擇器3的輸出信號作為第一加法器2的另一操作數。第一二輸入選擇器3和第二二輸入選擇器6以及進位信號CIN，與第一加法器2構成了一個加法器模塊，該加法器模塊能實現一位數的全加，減法和乘法功能。
[0033]對第一三輸入選擇器4選擇控制，選擇加法器進位邏輯鏈CIN輸入，通過對第二五輸入查找表模塊IB進行函數配置，構成了一個一位的基於查找表內部的內置加法器，稱為第二加法器。
[0034]所述查找表輸出控制模塊包括第一六輸入選擇器7A以及第二六輸入選擇器7B,第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端分別與第一二輸入選擇器3的輸出端、第一加法器2的輸出端、第二五輸入查找表IB的05輸出端連接,且第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還接收輸入信號AX、輸入信號AY。
[0035]本發明實施例中，第一六輸入選擇器7A以及第二六輸入選擇器7B的輸入信號完全相同，構造了兩條完全相同的路徑輸出，供用戶選擇，增強了可配置能力。
[0036]所述DFF輸入控制模塊包括第三二輸入選擇器8A以及第四二輸入選擇器SB ;第三二輸入選擇器8A的一輸入端與第一六輸入選擇器7A的輸出端連接,第四二輸入選擇器8B的一輸入端與第二六輸入選擇器7B的輸出端連接,第三二輸入選擇器8A的另一輸入端、第四二輸入選擇器8B的另一輸入端與前一級的DFF進位輸出連接。
[0037]進一步地，所述第三二輸入選擇器8A的另一輸入端通過第三三輸入選擇器47接收前一級的DFF進位輸出；第三三輸入選擇器47的輸出端與第三二輸入選擇器8A的輸入端連接，第三三輸入選擇器47的輸入端接收輸入信號AY、靜態輸入初始值邏輯0/1以及前一級的DFF進位輸出。
[0038]對於可編程邏輯單元體LUTB、可編程邏輯單元體LUTC以及可編程邏輯單元體LUTD內，DFF輸入控制模塊的相應二輸入選擇器的一輸入端與前一級的DFF進位輸出連接，具體地為，可編程邏輯單元體LUTA內第四二輸入選擇器SB的另一輸入端與第一 DFF觸發器9A的Q端連接；可編程邏輯單元體LUTB內第九二輸入選擇器18A的一輸入端與可編程邏輯單元體LUTA內第二 DFF觸發器9B的Q端連接，第十二輸入選擇器18B的一輸入端與可編程邏輯單元體LUTB內第三DFF觸發器19A的Q端連接。可編程邏輯單元體LUTC內第十五二輸入選擇器28A的一輸入端與可編程邏輯單元體LUTB內第四DFF觸發器19B的Q端連接，第十六二輸入選擇器28B的一輸入端與可編程邏輯單元體LUTC內第五DFF觸發器29A的Q端連接，可編程邏輯單元體LUTD內第二十一二輸入選擇器38A的一輸入端與可編程邏輯單元體LUTC內第六DFF觸發器29B的Q端連接，第二十二二輸入選擇器38B的一輸入端與可編程邏輯單元體LUTD內第七DFF觸發器39A的Q端連接。
[0039]所述時序存儲模塊包括第一 DFF觸發器9A以及第二 DFF觸發器9B，所述DFF輸出控制模塊包括第五二輸入選擇器IOA以及第六二輸入選擇器IOB ;第一 DFF觸發器9A的D端與第三二輸入選擇器8A的輸出端連接,第一 DFF觸發器9A的Q端與第五二輸入選擇器IOA的一輸入端連接,第五二輸入選擇器IOA的另一輸入端與第一六輸入選擇器7A的輸出端連接;第二 DFF觸發器9B的D端與第四二輸入選擇器SB的輸出端連接，第二 DFF觸發器9B的Q端與第六二輸入選擇器1B的一輸入端連接,第六二輸入選擇器1B的另一輸入端與第二六輸入選擇器7B的輸出端連接。
[0040]本發明實施例中，第一 DFF觸發器9A、第二 DFF觸發器9B的CE端與CE信號連接，第一 DFF觸發器9A、第二 DFF觸發器9B的CK端與第三i^一二輸入選擇器48的輸出端連接，第三十一二輸入選擇器48的兩輸入端分別為CLK信號以及CLK的反相信號，根據外部選擇信號，確定第二十四二輸入選擇器48的輸出，從而能向DFF觸發器內進行時鐘信號的輸入。第一 DFF觸發器9A、第二 DFF觸發器9B的SR端與外部的SR信號連接。
[0041]當有多組可編程邏輯組單元體時，則可編程邏輯單元結構內可編程邏輯單元體的數量為偶數個，當有多個可編程邏輯單元體時，通過寬輸入查找表邏輯模塊連接，以實現更寬輸入的查找表。
[0042]對於可編程邏輯單元體LUTA、可編程邏輯單元體LUTB、可編程邏輯單元體LUTC以及可編程邏輯單元體LUTD而言，寬輸入查找表邏輯模塊包括第二十五二輸入選擇器41、第二十六二輸入選擇器42、第二十七二輸入選擇器43、第二十八二輸入選擇器44、第二十九二輸入選擇器45以及第三十二輸入選擇器46。
[0043]第二十五二輸入選擇器41的一端與第一二輸入選擇器3的輸出端連接，第二十五二輸入選擇器41的另一端與第七二輸入選擇器13的輸出端連接,第二十五二輸入選擇器41的選擇端與輸入信號AX連接,第二十五二輸入選擇器41的輸出端與第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端以及第二十七二輸入選擇器43的一輸入端連接。
[0044]第二十六二輸入選擇器42的一輸入端與第十八二輸入選擇器33的輸出端連接，第二十六二輸入選擇器42的另一輸入端與第十三二輸入選擇器23的輸出端連接,第二十六二輸入選擇器42的選擇端與輸入信號CX連接,第二十六二輸入選擇器42的輸出端與第五六輸入選擇器27A的輸入端以及第六六輸入選擇器27B的輸入端連接，第二十六二輸入選擇器42的輸出端還與第二十七二輸入選擇器43的另一輸入端連接。第二十七二輸入選擇器43的選擇端與輸入信號BX連接,第二十七二輸入選擇器43的輸出端與與第二十八二輸入選擇器44的一輸入端連接,第二十八二輸入選擇器44的另一輸入端與寬查找函數進位鏈08連接，第二十八二輸入選擇器44的選擇端與輸入信號BY連接。
[0045]第二十八二輸入選擇器44的輸出端與第二十九二輸入選擇器45的一輸入端連接，第二十九二輸入選擇器45的另一輸入端與第二十七二輸入選擇器43的輸出端連接,第二十九二輸入選擇器45的輸出端與第三六輸入選擇器17A的輸入端以及第四六輸入選擇器17B的輸入端連接。
[0046]第三十二輸入選擇器46的一輸入端與第二十八二輸入選擇器44的輸出端連接，第三十二輸入選擇器46的另一輸入端與寬查找表函數進位鏈09連接，第三十二輸入選擇器46的選擇端與輸入信號DX連接,第十三二輸入選擇器46的輸出端與第七六輸入選擇器37A的輸入端以及第八六輸入選擇器37B的輸入端連接。
[0047]對於有多組可編程邏輯單元體的結構，第一加法器2的進位輸出端與第二加法器12的進位輸入端連接，第二加法器12的進位輸出端與第三加法器22的進位輸入端連接，第三加法器22的進位輸出端與第四加法器32的進位輸入端連接，第四加法器32的進位輸出端輸出進位輸出信號C0UT。此外,第一二輸入選擇器3的輸出端與第五三輸入選擇器15的輸入端連接，第五三輸入選擇器15的輸出端與第七二輸入選擇器13的選擇端連接，第七二輸入選擇器13的輸出端與第七三輸入選擇器25的輸入端連接,第七三輸入選擇器25的輸出端與第十三二輸入選擇器23的選擇端連接,第十三二輸入選擇器23的輸出端與第九三輸入選擇器35的輸入端連接,第九三輸入選擇器35的輸出端與第十八二輸入選擇器33的選擇端連接，第十八二輸入選擇器33的輸出端能形成邏輯擴展進位輸出鏈LEO。
[0048]如圖3所示結構，可編程邏輯單元體LUTA的輸出端06_A與可編程邏輯單元體LUTB的輸出端06_B,通過第二十五二輸入選擇器41配置成七輸入查找表LUT7A (七輸入查找表的輸入信號分別為Al, A2, A3, A4, A5, A6, AX),選擇信號為AX,,其中要求輸入信號A1?A6與輸入信號Bl、6的輸入信號保持一致；同樣，可編程邏輯單兀體LUTC的輸出端06_C與可編程邏輯單元體LUTD的輸出端06_D，通過第十六二輸入選擇器42配置成七輸入查找表LUT7C (七輸入查找表的輸入信號分別為Cl，C2，C3，C4，C5，C6，CX)，選擇信號為CX，其中要求輸入信號C1?C6與輸入信號D1?D6的輸入信號保持一致。
[0049]進一步地，第二十五二輸入選擇器41的輸出LUT7A與第二十六二輸入選擇器42的輸出LUT7C，通過第二十七二輸入選擇器43配置成一個八輸入的查找表LUT8A(八輸入查找表的輸入信號分別為Al，A2，A3，A4，A5，A6，ΑΧ, BX)，選擇信號為BX，其中要求輸入信號CX與輸入信號AX信號保持一致；第二十七二輸入選擇器43的輸出LUT8A與寬查找函數進位鏈08，寬查找函數進位鏈08為上一級八輸入查找表LUT8的輸出信號。通過第二十八二輸入選擇器44配置成一個九輸入的查找表LUT9 (九輸入查找表的輸入信號分別為A1，A2，A3，A4，A5，A6，AX, BX, BY)，選擇信號為BY，第二十九二輸入選擇器45，用於選擇九輸入查找表LUT9或八輸入查找表LUT8A作為輸出；第二十八二輸入選擇器44的輸出LUT9與寬查找表函數進位鏈09，寬查找表函數進位鏈09為上一級九輸入查找表LUT9的輸出，通過第三十二輸入選擇器46配置成一個十輸入的查找表LUTlO (十輸入查找表的輸入信號分別為Al，A2，A3，A4，A5，A6，AX, BX, BY, DX))，選擇信號為DX0因此所述可編程邏輯單元結構最大能實現十輸入查找表邏輯函數，增強了用戶的函數實現能力。
[0050]如圖5所示，上述可編程邏輯單元體LUTA、可編程邏輯單元體LUTB、可編程邏輯單元體LUTC以及可編程邏輯單元體LUTD包括八條完全相同的輸出路徑，其中輸出端AQ1，輸出端AQ2，輸出端BQ1，輸出端BQ2，輸出端CQ1，輸出端CQ2，輸出端DQ1，輸出端DQ2能配置成完全等價的八輸出埠，增強了數據輸出能力。通過對第五二輸入選擇器10A，第六二輸入選擇器10B，第十一二輸入選擇器20A，第十二二輸入選擇器20B，第十七二輸入選擇器30A，第十八二輸入選擇器30B，第二十三二輸入選擇器40A，第二十四二輸入選擇器40B的選擇，既可以選擇從六輸入選擇器輸出端的DfDS直接輸出，又可以選擇從第一 DFF觸發器9A，第二 DFF觸發器9B，第三DFF觸發器19A，第四DFF觸發器19B，第五DFF觸發器29A，第六DFF觸發器29B，第七DFF觸發器39A，第八DFF觸發器39B時序輸出，豐富的路徑資源很大程度上增加了器件數據吞吐能力和可配置能力。
[0051]第三二輸入選擇器8A，第四二輸入選擇器SB，第九二輸入選擇器18A，第十二輸入選擇器18B，第十五二輸入選擇器28A，第十六二輸入選擇器28B，第二十一二輸入選擇器38A,第二十二二輸入選擇器38B選擇進位信號輸入即上一級DFF的輸出，構成了一條DFF級聯鏈。通過靈活的選擇配置能構成任意長度的DFF進位鏈邏輯，其中每個單元的DFF進位鏈的初始值包括一個三輸入的選擇器47作為初始信號，其輸入能選擇動態輸入初始值信號AY，靜態輸入初始值邏輯0/1或上一級的DFF進位輸出，以構成更長的DFF級聯鏈。該DFF級聯結構能實現諸多用戶邏輯如計數器，分頻器，延時模塊，FIFO等功能。其中所述結構的基本觸發器模塊DFF如第一 DFF觸發器9A，第二 DFF觸發器9B等，通過配置，能配置成觸發器DFF，鎖存器LATCH，同步/異步置位功能SRHIGH，同步/異步復位功能SRLOW等邏輯。
【權利要求】
1.一種基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:包括至少一組可編程邏輯單元體，所述可編程邏輯單元體包括用於接收輸入信號的函數發生器以及控制所述函數發生器輸出形式的發生器輸入控制模塊；函數發生器的輸出端與加法器模塊連接，所述加法器模塊的輸出端、函數發生器的輸出端與查找表輸出控制模塊連接，所述查找表輸出控制模塊與DFF輸入控制模塊連接，所述DFF輸入控制模塊與時序存儲模塊連接，時序存儲模塊與DFF輸出控制模塊連接，並通過所述DFF輸出模塊輸出編程邏輯輸出。
2.根據權利要求1所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:可編程邏輯單元結構由偶數組的可編程邏輯單元體連接構成，相鄰的可編程邏輯單元體之間通過寬輸入查找表邏輯模塊連接，所述寬輸入查找表邏輯模塊的輸入端分別接收兩可編程邏輯單元體的輸出信號，寬輸入查找表邏輯模塊的選擇端與函數發生器的相應輸出端連接，寬輸入查找表邏輯模塊的輸出端與查找表輸出控制模塊的輸入端連接。
3.根據權利要求1所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:所述函數發生器包括第一五輸入查找表模塊IA以及第二五輸入查找表模塊1B,發生器輸入控制模塊包括第一三輸入選擇器(4)以及第二三輸入選擇器(5)； 第一五輸入查找表模塊IA的05輸出端與第一二輸入選擇器(3)的一輸入端連接,第二五輸入查找模塊IB的05輸出端與第一二輸入選擇器(3)的另一輸入端連接,第二五輸入查找表模塊IB的第五信號輸入端與第一三輸入選擇器(4)的輸出端連接,第一三輸入選擇器(4)的輸入端分別接收輸入信號A5、輸入信號A6以及進位信號CIN,第一二輸入選擇器(3 )的選擇端與第二三輸入選擇器(5 )的輸出端連接，第二三輸入選擇器(5 )的輸入端分別接收配置信號邏輯「I」、輸入信號A6以及邏輯進位信號LEI。
4.根據權利要求3所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:所述加法器模塊包括第一加法器(2)以及第二二輸入選擇器(6)，所述第二二輸入選擇器(6)的一輸入端與第一五輸入查找表模塊IA的03輸出端連接,第二二輸入選擇器(6)的另一輸入端接收輸入信號A5,第二二輸入選擇器(6)的輸出端作為第一加法器(2)的一位操作數，第一二輸入選擇器(3)的輸出端作為第一加法器(2)的另一位操作數；第一加法器(2)與加法器進位邏輯鏈CIN連接,第一加法器(2)的輸出端與查找表輸出控制模塊的輸入端連接。
5.根據權利要求4所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:所述查找表輸出控制模塊包括第一六輸入選擇器7A以及第二六輸入選擇器7B,第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端分別與第一二輸入選擇器(3)的輸出端、第一加法器(2)的輸出端、第二五輸入查找表IB的05輸出端連接,且第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還接收輸入信號AX、輸入信號AY。
6.根據權利要求5所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:所述第一六輸入選擇器7A的輸入端、第二六輸入選擇器7B的輸入端還分別連接寬輸入查找表邏輯模塊的輸出端連接。
7.根據權利要求5所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:所述DFF輸入控制模塊包括第三二輸入選擇器8A以及第四二輸入選擇器SB ;第三二輸入選擇器8A的一輸入端與第一六輸入選擇器7A的輸出端連接,第四二輸入選擇器8B的一輸入端與第二六輸入選擇器7B的輸出端連接,第三二輸入選擇器8A的另一輸入端、第四二輸入選擇器8B的另一輸入端與前一級的DFF進位輸出連接。
8.根據權利要求7所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:所述第三二輸入選擇器8A的另一輸入端通過第三三輸入選擇器(47)接收前一級的DFF進位輸出；第三三輸入選擇器(47)的輸出端與第三二輸入選擇器8A的輸入端連接，第三三輸入選擇器(47)的輸入端接收輸入信號AY、靜態輸入初始值邏輯0/1以及前一級的DFF進位輸出。
9.根據權利要求7所述的基於多功能可擴展快速連接的可編程邏輯單元結構，其特徵是:所述時序存儲模塊包括第一 DFF觸發器9A以及第二 DFF觸發器9B，所述DFF輸出控制模塊包括第五二輸入選擇器1A以及第六二輸入選擇器1B ;第一 DFF觸發器9A的D端與第三二輸入選擇器8A的輸出端連接,第一 DFF觸發器9A的Q端與第五二輸入選擇器1A的一輸入端連接，第五二輸入選擇器1A的另一輸入端與第一六輸入選擇器7A的輸出端連接；第二 DFF觸發器9B的D端與第四二輸入選擇器8B的輸出端連接，第二 DFF觸發器9B的Q端與第六二輸入選擇器1B的一輸入端連接,第六二輸入選擇器1B的另一輸入端與第二六輸入選擇器7B的輸出端連接。
【文檔編號】H03K19/177GK104242914SQ201410539328
【公開日】2014年12月24日 申請日期:2014年10月13日 優先權日:2014年10月13日
【發明者】馮盛, 劉彤 申請人:無錫中微億芯有限公司