一種基於邊界掃描的快閃記憶體加載方法及系統的製作方法
2023-07-05 10:20:06 1
專利名稱：一種基於邊界掃描的快閃記憶體加載方法及系統的製作方法
技術領域：
本發明涉及邊界掃描領域，特別是涉及一種基於邊界掃描的快閃記憶體加載方法、邊界掃描橋接器和基於邊界掃描的快閃記憶體加載系統。
背景技術：
目前，基於邊界掃描(JTAG)的快閃記憶體加載系統主要有兩種。
現有技術一常規方法。
參見圖1所示，將單板上的快閃記憶體的數據線、地址線、控制線(讀/寫/使能等)和狀態線(就緒/忙等)直接連接到本單板的CPU或邏輯器件上，再通過TAP接口將CPU或邏輯器件連接到JTAG Bridge，所述JTAG Bridge通過JTAG總線(滿足IEEE1149.1技術規範的總線)與JTAG TBC連接。
本加載方式所述快閃記憶體的加載並不依賴於本單板的CPU或邏輯器件所運行的軟體，而是JTAG TBC通過JTAG總線和JTAG Bridge間接控制CPU或邏輯器件的相應管腳。
基於本系統，對快閃記憶體加載數據時，需進行下述流程-首先JTAG TBC通過JTAG總線和JTAG Bridge，控制CPU或邏輯器件的管腳，通知其準備加載地址和數據。
-JTAG TBC通過JTAG總線和JTAG Bridge，控制CPU或邏輯器件向快閃記憶體輸出控制信號(讀/寫/使能等)。
-按照待加載地址對應將待加載數據加載到待加載快閃記憶體中。在加載過程中，為了查詢快閃記憶體的當前狀態，JTAG TBC通過JTAG總線和JTAG Bridge，控制CPU或邏輯器件來讀取快閃記憶體輸出的狀態信號(就緒/忙等)。
本加載方式由於CPU或邏輯器件的JTAG掃描鏈很長，所以每次通過CPU或邏輯器件傳輸數據的效率很低，從而導致加載速度很慢。
現有技術二在現有技術一的基礎上增加Direct信號線的方法。
參見圖2所示，只將快閃記憶體的數據線和地址線連接到單板的CPU或邏輯器件上，再通過TAP接口將CPU或邏輯器件連接到JTAG Bridge，所述JTAGBridge通過JTAG總線(滿足IEEE1149.1技術規範的總線)與JTAG TBC連接。
將快閃記憶體的控制線(讀/寫/使能等)和狀態線(就緒/忙等)直接連接到JTAGBridge的IO接口上，所述JTAG Bridge再通過Direct信號線(用於驅動快閃記憶體的控制信號和狀態信號)連接到JTAG TBC。
基於本系統，對快閃記憶體加載數據時，需進行下述流程-JTAG TBC通過JTAG總線和JTAG Bridge，控制CPU或邏輯器件的管腳，通知其準備加載地址和數據。
-JTAG TBC通過Direct信號線發出控制信號(所述控制信號為Direct信號)，該信號穿透所述JTAG Bridge直接驅動快閃記憶體。
-按照待加載地址對應將待加載數據加載到待加載快閃記憶體中。在加載過程中，為了查詢快閃記憶體的當前狀態，JTAG TBC通過Direct信號線發出狀態讀取信號(所述狀態讀取信號為Direct信號)，該信號穿透JTAG Bridge直接讀取快閃記憶體輸出的狀態信號(就緒/忙等)。
由於本加載方式減少了通過CPU或邏輯器件傳輸數據的次數(即避免了所述控制信號和狀態信號的傳輸)，所以傳輸效率較高，加載速度較快。但本加載方式在JTAG TBC和JTAG Bridge之間增加了Direct信號線，顯然需要在JTAG TBC和JTAG Bridge之間定義滿足接口要求的Direct信號，這樣佔用了JTAG TBC和JTAG Bridge之間的接口資源和管腳資源。而且Direct信號為邊沿有效，所以引入了串擾、回勾等問題，降低了加載的穩定性和抗幹擾性。
綜上所述，在現有技術中加載速度與加載所佔資源和加載穩定性無法兼得。
發明內容
本發明提供了邊界掃描橋接器、加載系統和加載方法，用以解決目前加載速度與加載所佔資源和加載穩定性無法兼得的問題。
本發明的橋接器包括邊界掃描JTAG總線接口，用於連接JTAG總線；至少一IO接口，用於與外部快閃記憶體交互數據；控制信號生成模塊，用於通過所述JTAG總線接口接收指令，並相應生成控制信號後，通過所述IO接口輸出。
所述橋接器還包括狀態信號讀取模塊，用於通過所述JTAG總線接口接收指令，並通過所述IO接口相應讀取外部快閃記憶體的狀態信號；以及將讀取的信號上報。TAP接口，其與所述JTAG總線接口相連，用於與CPU或外部邏輯器件交互。
本發明的快閃記憶體加載系統，包括JTAG總線；邊界掃描測試總線控制器JTAG TBC，其與所述JTAG總線相連；待加載的快閃記憶體；邊界掃描橋接器JTAG Bridge，其與所述JTAG總線相連，並通過IO接口與待加載的快閃記憶體連接。
所述待加載的快閃記憶體包括數據讀寫接口、地址讀寫接口、控制信號輸入接口和狀態信號輸出接口。
所述JTAG Bridge通過IO接口直接與所述控制信號輸入接口和狀態信號輸出接口連接。所述系統還包括CPU或邏輯器件，用於通過所述JTAG Bridge接收JTAG TBC發來的指令，並通過所述待加載快閃記憶體的數據讀寫接口和地址讀寫接口讀寫數據。
所述JTAG Bridge通過IO接口直接與所述控制信號輸入接口、數據讀寫接口、地址讀寫接口和狀態信號輸出接口連接。
本發明的快閃記憶體加載方法，包括下列步驟A、JTAG Bridge收到控制信號生成指令後，生成控制信號；B、以該控制信號向待加載快閃記憶體加載數據。
所述步驟B中還包括所述JTAG Bridge收到狀態信號讀取指令後，讀取所述待加載快閃記憶體的狀態信號；將讀取的狀態信號上報。
所述JTAG Bridge通過IO接口直接向待加載快閃記憶體輸出所述控制信號，以及讀取所述狀態信號。
所述JTAG Bridge通過IO接口直接向待加載快閃記憶體加載數據。
所述JTAG Bridge通過JTAG總線接收所述控制信號生成指令和狀態信號讀取指令。
本發明有益效果如下本發明提供一種邊界掃描橋接器，包括JTAG總線接口，用於連接到邊界掃描總線上；控制信號生成模塊，用於通過所述JTAG總線接口接收指令，並相應生成IO信號後輸出；狀態信號讀取模塊，用於通過所述JTAG總線接口接收指令，並相應讀取外部IO信號；以及將讀取的外部IO信號上報。
所述橋接器被應用於本發明的快閃記憶體加載系統中，所述系統包括JTAG總線；JTAG TBC，其與所述JTAG總線相連；待加載的快閃記憶體；JTAG Bridge，其與所述JTAG總線相連，並通過IO接口與待加載的快閃記憶體連接；CPU或邏輯器件，用於通過所述JTAG Bridge接收JTAG TBC發來的指令，並通過所述待加載快閃記憶體的數據讀寫接口和地址讀寫接口讀寫數據。
本發明方法應用上述橋接器和系統。由於本發明的橋接器通過IO接口將控制信號和讀取的狀態信號從交互的數據中分離出來，即所述控制信號和讀取的狀態信號不經過所述CPU或邏輯器件。這樣減少了CPU或邏輯器件傳輸數據的次數，提高了傳輸效率和加載速度。
而且，本發明的橋接器中存在控制信號生成模塊和狀態信號讀取模塊。由於所述控制信號生成模塊可生成控制信號，以及所述狀態信號讀取模塊可被JTAG信號驅動來讀取狀態信號，所以JTAG TBC無需通過Direct信號線與JTAG Bridge進行交互，從而節約了JTAG TBC與JTAG Bridge之間接口資源和管腳資源，也避免了幹擾問題。
若JTAG Bridge的IO接口數量足夠，則本發明可將地址信號和數據信號直接通過所述IO接口傳輸，進一步提高傳輸效率。
圖1為現有技術不採用Direct信號線的系統結構示意圖；圖2為現有技術採用Direct信號線的系統結構示意圖；圖3為本發明IO口數量足夠的橋接器結構示意圖；圖4為本發明IO口數量不足的橋接器結構示意圖；圖5為本發明IO口數量足夠的系統結構示意圖；圖6為本發明IO口數量不足的系統結構示意圖；圖7為本發明方法步驟流程圖。
具體實施例方式
為了既提高加載速度，又佔用較少的資源和提高加載的穩定性，本發明提供一種邊界掃描橋接器(JTAG Bridge)。通過所述JTAG Bridge具有足夠數量的IO接口和不具有足夠數量的IO接口，分別以具體結構描述本橋接器。
橋接器實例一橋接器具有足夠數量的IO接口(即足以滿足快閃記憶體的地址線和數據線的數量要求)。
參見圖3所示，所述橋接器包括JTAG總線接口，IO接口，以及與JTAG總線接口和IO接口分別相連的控制信號生成模塊和狀態信號讀取模塊。
所述JTAG總線接口，其將所述橋接器連接到JTAG總線上。
IO接口，用於與外部快閃記憶體交互數據。
所述控制信號生成模塊，用於通過所述JTAG總線接口接收JTAG總線發來的指令，並根據該指令相應生成控制信號後，通過IO接口輸出。
所述狀態信號讀取模塊，用於通過所述JTAG總線接口接收JTAG總線發來的指令，並通過IO接口相應讀取外部快閃記憶體的狀態信號；以及將讀取的信號通過所述JTAG總線接口上報。由於讀取所述快閃記憶體的狀態信號是為了監控加載的進程，所以加入本模塊為優選方式。
本例所述橋接器的IO接口數量足夠，所以可通過IO接口的數據線和地址線向所述快閃記憶體加載數據，而不需要CPU和邏輯器件參與加載。
橋接器實例二橋接器不具有足夠數量的IO接口(即不足以滿足快閃記憶體的地址線和數據線的數量要求)。
參見圖4所示，所述橋接器包括JTAG總線接口，IO接口，以及與JTAG總線接口和IO接口分別相連的控制信號生成模塊和狀態信號讀取模塊；與JTAG總線接口相連的TAP接口。
所述TAP接口，在IO接口數量不足時，用於向CPU或外部邏輯器件傳輸JTAG總線發來的地址信息和數據信息，並上報所述CPU或外部邏輯器反饋的相關信息。
其他接口和模塊的功能與上述橋接器實例一相同。
應用上述JTAG Bridge，本發明提供一種基於邊界掃描的快閃記憶體加載系統。對應上述橋接器的兩種具體結構，以下通過兩種系統結構具體描述本發明的系統。
系統實例一所述橋接器具有足夠數量的IO接口(即足以滿足快閃記憶體的地址線和數據線的數量要求)。
參見圖5所示，所述系統包括JTAG總線，與所述JTAG總線相連的JTAGTBC和JTAG Bridge，以及與所述JTAG Bridge相連的待加載的快閃記憶體。
所述待加載的快閃記憶體包括數據讀寫接口、地址讀寫接口、控制信號輸入接口和狀態信號輸出接口。本例中JTAG Bridge的IO接口數量足夠，所以所述數據讀寫接口、地址讀寫接口、控制信號輸入接口直接與所述JTAG Bridge的IO接口連接。若需要監控加載進程，則所述狀態信號輸出接口也直接與所述JTAG Bridge的IO接口連接。
系統實例二所述橋接器不具有足夠數量的IO接口(即不足以滿足快閃記憶體的地址線和數據線的數量要求)。
參見圖6所示，所述系統包括JTAG總線，與所述JTAG總線相連的JTAGTBC和JTAG Bridge，以及與所述JTAG Bridge相連的待加載的快閃記憶體；所述待加載的快閃記憶體還通過CPU或邏輯器件與所述JTAG Bridge相連。
所述待加載的快閃記憶體包括數據讀寫接口、地址讀寫接口、控制信號輸入接口和狀態信號輸出接口。由於本例中JTAG Bridge的IO接口數量不足，所以本例還包括CPU或邏輯器件，其與所述待加載的快閃記憶體的數據讀寫接口和地址讀寫接口連接，並通過TAP接口與所述JTAG Bridge連接，用於通過所述JTAGBridge接收JTAG TBC發來的指令，並通過所述數據讀寫接口和地址讀寫接口讀寫數據。所述控制信號輸入接口仍然直接與所述JTAG Bridge的IO接口連接。若需要監控加載進程，則所述狀態信號輸出接口也直接與所述JTAG Bridge的IO接口連接。
應用上述JTAG Bridge和系統，本發明提供了一種基於邊界掃描的快閃記憶體加載方法，參見圖7所示，包括下列步驟S1、JTAG Bridge收到控制信號生成指令；S2、JTAG Bridge生成控制信號；S3、JTAG Bridge以該控制信號觸發待加載快閃記憶體；S4、向待加載快閃記憶體中加載數據。
對應上述橋接器和系統的兩種具體結構，以下通過兩個實例具體描述本發明方法。
方法實例一基於所述橋接器具有足夠數量的IO接口，完成加載。
S101、JTAG Bridge收到控制信號生成指令。
JTAG TBC通過JTAG總線向JTAG Bridge發送控制信號生成指令。所述JTAG Bridge通過JTAG總線接口接收所述控制信號生成指令。
S102、JTAG Bridge生成控制信號。
所述JTAG Bridge收到所述控制信號生成指令後，利用其內置的控制信號生成模塊生成控制信號。
S103、JTAG Bridge以該控制信號觸發待加載快閃記憶體。
JTAG Bridge通過IO接口將所述控制信號輸出到待加載快閃記憶體的控制信號輸入接口，以觸發所述待加載快閃記憶體，使其可被加載。
S104、向待加載快閃記憶體中加載數據。
觸發完成後，所述JTAG TBC通過JTAG總線，並藉助所述JTAG Bridge的IO接口，按照待加載地址對應將待加載數據加載到待加載快閃記憶體中。
在加載過程中，若需要監控加載進程，所述JTAG TBC通過JTAG總線向JTAG Bridge發送狀態信號讀取指令。所述JTAG Bridge通過JTAG總線接口接收所述狀態信號讀取指令。
所述JTAG Bridge利用其內置的狀態信號讀取模塊，通過IO接口讀取待加載快閃記憶體通過狀態信號輸出接口輸出的當前狀態信息，並將讀取的狀態信息通過JTAG總線接口和JTAG總線向所述JTAG TBC上報。
JTAG TBC獲取所述狀態信息後，加以判斷，並據此決定是否繼續加載。
方法實例二基於所述橋接器不具有足夠數量的IO接口，完成加載。
S201、JTAG Bridge收到控制信號生成指令。
JTAG TBC通過JTAG總線，並借用JTAG Bridge的TAP接口，觸發CPU或邏輯器件中的相應管腳，以告知該CPU或邏輯器件準備加載數據；同時通過JTAG總線向所述JTAG Bridge發送控制信號生成指令。所述JTAG Bridge通過JTAG總線接口接收所述控制信號生成指令。
S202、JTAG Bridge生成控制信號。(與方法實例一的步驟S102相同)S203、JTAG Bridge以該控制信號觸發待加載快閃記憶體。(與方法實例一的步驟S103相同)
S204、向待加載快閃記憶體中加載數據。
觸發完成後，所述JTAG TBC通過JTAG總線，並藉助所述JTAG Bridge的TAP接口，向所述CPU或邏輯器件發送待加載數據和待加載地址。所述CPU或邏輯器件按照待加載地址對應將待加載數據加載到待加載快閃記憶體中。
在加載過程中，若需要監控加載進程，所述JTAG TBC通過JTAG總線向JTAG Bridge發送狀態信號讀取指令。所述JTAG Bridge通過JTAG總線接口接收所述狀態信號讀取指令。
所述JTAG Bridge利用其內置的狀態信號讀取模塊，通過IO接口讀取待加載快閃記憶體通過狀態信號輸出接口輸出的當前狀態信息，並將讀取的狀態信息通過JTAG總線接口和JTAG總線向所述JTAG TBC上報。
JTAG TBC獲取所述狀態信息後，加以判斷，並據此決定是否繼續加載。
顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.一種邊界掃描橋接器，包括邊界掃描JTAG總線接口，用於連接JTAG總線；至少一IO接口；其特徵在於，所述橋接器還包括控制信號生成模塊，用於通過所述JTAG總線接口接收指令，並相應生成控制信號後，通過所述IO接口輸出。
2.如權利要求1所述的橋接器，其特徵在於，所述IO接口用於與外部快閃記憶體交互數據。
3.如權利要求1或2所述的橋接器，其特徵在於，所述橋接器還包括狀態信號讀取模塊，用於通過所述JTAG總線接口接收指令，並通過所述IO接口讀取外部快閃記憶體的狀態信號；並將讀取的信號上報。
4.如權利要求1所述的橋接器，其特徵在於，所述橋接器還包括TAP接口，其與所述JTAG總線接口相連，用於與CPU或外部邏輯器件交互。
5.如權利要求1所述的橋接器，其特徵在於，所述JTAG總線為滿足IEEE1149.1技術規範的總線。
6.一種基於邊界掃描的快閃記憶體加載系統，包括JTAG總線；邊界掃描測試總線控制器JTAG TBC，其與所述JTAG總線相連；待加載的快閃記憶體；其特徵在於，所述系統還包括邊界掃描橋接器JTAG Bridge，其通過IO接口與待加載的快閃記憶體相連，並與所述JTAG總線相連。
7.如權利要求6所述的系統，其特徵在於，所述待加載的快閃記憶體包括數據讀寫接口、地址讀寫接口、控制信號輸入接口和狀態信號輸出接口。
8.如權利要求6或7所述的系統，其特徵在於，所述JTAG Bridge通過IO接口直接與所述控制信號輸入接口連接。
9.如權利要求6或7所述的系統，其特徵在於，所述JTAG Bridge通過IO接口直接與所述狀態信號輸出接口連接。
10.如權利要求6或7所述的系統，其特徵在於，所述系統還包括CPU或邏輯器件，用於通過所述JTAG Bridge接收JTAG TBC發來的指令，並通過所述待加載快閃記憶體的數據讀寫接口和地址讀寫接口讀寫數據。
11.如權利要求8所述的系統，其特徵在於，所述JTAG Bridge通過IO接口直接與所述數據讀寫接口和地址讀寫接口連接。
12.如權利要求11所述的系統，其特徵在於，所述JTAG Bridge通過IO接口直接與所述狀態信號輸出接口連接。
13.如權利要求6所述的橋接器，其特徵在於，所述JTAG總線為滿足IEEE1149.1技術規範的總線。
14.一種基於邊界掃描的快閃記憶體加載方法，其特徵在於，包括下列步驟A、JTAG Bridge收到控制信號生成指令後，生成控制信號；B、以該控制信號向待加載快閃記憶體加載數據。
15.如權利要求14所述的系統，其特徵在於，所述步驟B中還包括-所述JTAG Bridge收到狀態信號讀取指令後，讀取所述待加載快閃記憶體的狀態信號；-將讀取的狀態信號上報。
16.如權利要求14或15所述的系統，其特徵在於，所述JTAG Bridge通過IO接口直接向待加載快閃記憶體輸出所述控制信號，以及讀取所述狀態信號。
17.如權利要求14或16所述的系統，其特徵在於，所述JTAG Bridge通過IO接口直接向待加載快閃記憶體加載數據。
18.如權利要求14或17所述的系統，其特徵在於，所述JTAG Bridge通過JTAG總線接收所述控制信號生成指令和狀態信號讀取指令。
全文摘要
本發明公開了邊界掃描橋接器、加載系統和加載方法，用以解決目前加載速度與加載所佔資源和加載穩定性無法兼得的問題。本發明的加載系統，包括邊界掃描總線；邊界掃描測試總線控制器，其與所述邊界掃描總線相連；待加載的快閃記憶體；邊界掃描橋接器，其通過內置的IO接口與待加載的快閃記憶體相連，並與所述JTAG總線相連。
文檔編號G11C16/10GK1845057SQ20051010590
公開日2006年10月11日 申請日期2005年9月30日 優先權日2005年9月30日
發明者張玉 申請人:華為技術有限公司