一種用於完全矽金屬化工藝的高壓靜電保護器件及其相應的生產方法
2023-07-05 08:40:31 3
專利名稱：一種用於完全矽金屬化工藝的高壓靜電保護器件及其相應的生產方法
一種用於完全矽金屬化工藝的高壓靜電保護器件及其相應
的生產方法 發明的背景本發明適用的領域本發明所相關的領域是用於晶片中的靜電保護半導體器件線路，更具體的是指在 電源(VDD)和輸入/輸出管腳(PAD)中連接電器件可提供一個箝位的靜電保護裝置，而此 輸入/輸出管腳在正常的情況下可以承受高於VDD電源電壓。相關已知的專利文獻靜電放電(ESD)是一種由一個物體對另外一個物體轉移電荷的極短暫的現象。快 速的電荷轉移所產生的瞬間電位差足以擊穿絕緣薄膜介質如柵極的雙氧化層(Si02)，從而 使M0S管永久失效。普通的ESD保護器件是在晶片的生產過程中製造出一些特殊的集成 電路元件，這些器件在正常的電壓工作範圍內呈關閉狀態，而在靜電的觸發下形成一個對 地的低電阻迴路，使ESD電流被有效地疏導，從而避免輸入/輸出管腳和內部的電路受到損 壞。
圖1(已有技術)所示的是一個典型的靜電防護網，在這套電路中，一個內部的信 號電壓S20從內部電路中傳輸到輸出管腳(PAD) 24上，驅動級的反相器由N型M0S管附8和 P型的M0S管P18組成。反相器的輸出端直接與管腳24相連。除此之外，二個保護電路N2 和P2構成一個保護網絡，使得在PAD24上如果有瞬態負電壓脈衝的情況下，這一保護網絡 接通了去電源(VDD)30和對地(VSS) 10的迴路。同樣如果有一個正的高壓脈衝衝擊管腳24， 則會正嚮導通P2由管腳到VDD的二極體，和N2中由漏到襯底的反相二極體，使得電流可以 分流到地和電源的金屬環上。然而，採用這樣的PM0S，其N阱上拉於電源VDD，使得管腳端無 法承受高於VDD的電壓。例如當VDD工作電壓是在3. 3伏的情況下，如果管腳24上面承載一 個5伏的信號，就會使PN結二極體正嚮導通而造成可觀的漏電流。克服這一正嚮導通二極 管特性的方法之一是懸浮N阱(Floating N well)。自偏置N阱的PM0S管可以同時用在輸 出驅動和ESD放電保護上，當10管腳埠有高於VDD的電壓時，懸浮N阱可以承載高於VDD 的電壓而不會造成二極體正嚮導通。對於正常工作而言，自偏置的PM0S管則會使N阱襯底 端接至IJVDD上。(詳見〃 ESD Protection in a Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0. 50—and 0. 25-um Channel Length CMOS Technologies" , by Steven H. Voldman,IEEE Transactions on Components, Packaging, and Manufacturing Technology—Pt. A Vol. 18(2), p. 303-313, June 1995)美國專利5，969，541給出了一個如何控制自偏置N阱的辦法(Waggoner)美國專利6，353，520建議採用串聯的二極體，連接VDD到10埠，而10埠到 VSS則用下掛的串聯NM0S來解決10埠高壓的問題，以避免雙氧化層的擊穿。(Anderson 等)美國專利6，181，214採用了下掛的串聯(Cascaded) NM0S管作為輸入的ESD放電 保護，置於10管腳和VSS之間，其10管腳也是可以承載高於電源電壓的電位。(Schmott etal)
美國專利6，444，511展示了一種增強型用於從10管腳到VSS ESD放電保護的下 掛串聯型NM0S管的生產工藝。發明綜述本項發明的一個主要目的是解決靜電放電保護電路中被保護的管腳需要承載高 於電源電壓的電位的問題。這樣一個ESD保護組件或網絡，即使和10管一樣在正常的工作 情況下承載高於VDD的電位，同時又要有能力在ESD衝擊下回閃(Snapback)到低阻抗對地 迴路，並且箝位在較低的電壓上以便放電電流能夠順利地通導至地，從而達到保護集成電 路內部敏感電路的目的。本發明的另一個目標是提供一種不受電源上電、下電(Power ON/OFF)幹擾的靜電 放電保護裝置，也就是在以上二種情況下，都不會產生瞬態漏電流的現象。本發明的第三個目的是提供一種擺脫完全矽金屬化的步驟，因此在任何情況下都 不需要矽金屬化的阻斷層(Salicide Blocking Layer) 0本項發明的第四個目標是提供一種可熱插拔的靜電放電保護組件，也就是說在電 源還開著的時候，插入和拔出管腳，都不會造成漏電流，即使是在瞬態的情況下。本項發明的第五個目標是提供一種靜電放電防護組件，使得從VDD到管腳在正常 工作情況下呈高阻狀態，在ESD的衝擊下可以回閃(Snapback)到低阻狀態而同時可以保 持，即使在大電流狀態下仍然是低電壓的狀態(Low Holding Voltage)，這一工作狀態類似 於雙極型二極體(BJT)的工作狀況。本項發明的進一步的目標是對任意二個不同電位的端點提供一種靜電放電保護 組件，由於Nmos管的對稱性，其保護的任意一個埠的電位與VDD之間的保護網絡可以承 受高於另一端的電位，比如二個不同的電源。本項發明仍然可以進一步達到更低的觸發電壓。因為當ESD脈衝衝擊10管腳的 時候，其Nmos管的P襯底處在懸浮狀態，有助於NPN管在靜電放電的情況下有效地導通。同理，實現本專利目標的方法之一，其第一和第三的擴散區域(Active area)上接 VDD端子和10管腳，在它們共享的擴散(活動)區內，注入P+(正向離子)，但是讓這一小 塊P型區域浮動，不做任何金屬連接，但是由於擴散區域的連續性，這一小塊P型注入區是 會和基底(P-襯底)保持同樣的電位。本項發明提供了優異的新型ESD放電保護器件和實施方法，採用本項發明的NPN 器件，用在從VDD到10管腳中，或者在二個不同電位的電源端上，不僅可以起到有效的保護 作用，而且由於它的P-襯底成懸浮狀態，可更有利於低觸發電壓和早開啟的特性，從而更 加有利於深毫微米(< 90nm)線的工藝。本項發明所附的多幅示意圖的說明如下圖1所示的是一個常用的ESD保護網絡可在多個已有技術中找到。在10管腳到 VDD電源的保護元件是一個普通的Pmos管。其柵極是連接到VDD電源上，而從10管腳到 VSS則是一個柵極和源端接地的NM0S管。圖2所示的是一個已有技術(美國專利號6，353，520，Anderson等人)。其從10 管腳到VDD電源的保護組件是一個由一達林頓(Darlington) 二極體串聯組成，而從10管 腳到VSS的保護是通過一個下掛串聯的NM0S管組成，該技術可以是10管腳承受高於VDD 電壓的信號。
圖3所示的是一個自偏置N_阱的技術，可同時用於靜電保護和輸入驅動的反相 器，這一已有技術可以事項當10管腳高於VDD電壓時，其懸浮N-阱自動和VDD電源分離， 從而杜絕了正向偏置的PN節二極體的生成，而當常態工作的時候，其N-阱自動和VDD電源 相連。圖4是本項發明所建議的第一套實施方案，其中在VDD和10管腳之間置放了一個 類似於下掛串聯的NM0S，該NM0S的第二擴散區是注入了 p+(從此我們稱這種結構為下掛 NPN)，從而構成靜電放電保護電路的一部分。其第一 n+擴散區由一個緊靠第二 p+注入的 擴散區的n-阱不完全包裹著。圖5是這一推薦電路構成的保護網絡，圖中，所有寄身型二極體都以虛線表示，一 對下掛串聯的NPN在VDD電源和10管腳之間和一對下掛Nmos置於10到VSS之間構成一 個獨特的靜電放電保護迴路。圖6是本專利所推薦的第二種實施方案。兩個完全類似的RC觸發電路連接在柵 極上其中一個觸發電路連接到VDD，另一個連去VSS，從而取得在靜電放電的情況下有效的 開啟放電迴路。圖7所示的是這一發明所推薦的第三種實施方法，將緊挨著基極n+注入部分由第 一和第二 n-N阱包裹第一第二 n+擴散區，就達到了更為有效的兩端都耐高壓的靜電放電的 保護效果。
具體實施方案現在參考圖4和圖5的電路圖，在管腳24和VDD30之間有一個下掛串聯的NPN 管。，它看上去和兩個下掛串聯的Nmos類似，唯一不同的是二個Nmos之間共享的擴散區不 是N+而是注入了 P+。並且其溝道的注入可以是P型注入。它的第一個N擴散區是直接連 到VDD30，它的第二個Nmos擴散區連到管腳24.與此相類似，二個下掛串聯的VSS-Nmos放置於10管腳24到地VSS10，第一個 VSS-Nmosl2的柵極相連至VSS10，這就保證了在正常工作情況下，10管腳到VDD和VSS10處 於關聯的狀態，第二個VDD-Nmos22的柵極直接連接到VDD30，從10管腳到VSS插入了一個 PN結二極體26構成一個完整的靜電放電的網絡(70)。現在對照圖6所示的第二套推薦實施方案，柵極觸發電路52從VDD獲得觸發信號 以使第二個VSS-Nmos的柵極軟軟地連接至VDD以降低管腳壓力，改善管腳觸發機能。同理， VSS觸發電路或軟接觸54置於第一個VSS-Nmos柵極到VSS10白之間。觸發電路或軟接觸 箱52和54有一個共同點，就是在正常工作情況下，提供一個電阻上掛VDD下拉去VSS。觸 發電路可以簡單的為一個電阻或電晶體和電容的組合，但並不僅限於此。根據已有技術所知，本發明的實施方案不僅局限於此，而是可以延伸應用於只要 是二端電位不同需要有鉗位的保護網絡，比如不同的電源VDD之間或者是管腳到VDD電源 之間。
權利要求
一種靜電放電(ESD)保護設置，利用一種由N+/P-/P+/N-/N+構成的擊穿路徑在電源VDD和IO管腳之間，或兩個具有相同或不同運行電壓的不同電源端之間形成。
2.類似於權利要求1的ESD保護裝置，利用一種由N+/N-/P+/N-/N+構成的擊穿路徑在 電源VDD和10管腳之間，或兩個具有相同或不同運行電壓的不同電源端之間形成。
3.權利要求1的靜電放電防護系統由以下構件組成1)一個P-型襯底的晶片；2)在 該襯底上生成的第一和第二 n+區域；3)在該基底上的生成的第一和第二 p+區域；4)在該 基底所形成的第一個n阱；被第一個N阱包絡的上述第二 p+區域的一部分和上述第二 n+ 區域的一部分；5)該第二 n+區域和該第二 P+區域之間的第一個多晶柵極；6)在第二個p+ 區域和第二個n+區域之間的第二個多晶柵極；7) —個寄生的NPN雙極型三極體包括一個 發射極，一個寄生的基極和一個漏極；由第二 n+區域所形成的該發射極；由第二 n+區域和 第一 N阱所形成的該集電極；8)由隔離區將第一 p+擴散區與該發射極分開；9)在第一 p+ 擴散區上的矽金屬化區域，上述的發射極，基極和集電極；10) —個高壓管腳(HV Pad)聯結 至該集電極；11) 一個VSS電耦合到所述的P+擴散區；12 VDD電源結接到該發射極，在此該 發射極，該集電極和該基底形成一個寄生的電晶體，而該基底與P+擴散區相連。
4.權利要求2的靜電放電防護系統有以下構件組成1)帶一個P-基底的晶片；2)在 該基底上的第一和第二 n+區域；3)在該基底上生成的第一和第二 p+區域；4)在該基底所 形成的第一個和第二個n阱；該第一個N阱的該第二 p+區域的一部分和該第二 n+區域的 一部分；5)緊挨著該第二個N阱的該第二 p+區域的一部分和該第一 n+區域的一部分；6) 在該第二個N+區域和該第二個P+區域之間的第一個管腳；7)在該第二個P+區域和該第 一個N+區域之間的第二個管腳；8)寄生的NPN雙極型二極體包括一個發射極，一個寄生 的基底和漏極；由該第一 n+區域所形成的發射極受第二 N阱的保護；該P-基底所形成的 該寄生基底；由該第二 n+區域和該第一 N阱所形成的該集電極；9)在該第一 p+擴散區上 的矽金屬化區域，該發射極，該基極和該集電極；10) —個高壓管腳(HV Pad)聯結至該集電 極；11) 一個VSS電耦合到該p+擴散區；12)VDD電源節接到該發射極，在此該發射極，該集 電極和該基底形成一個寄生的電晶體，而該基底與P+擴散區相連。
5.權利要求1中類似NPN的結構包括作為集電極(collector)的第一個n+擴散區 和作為其發射極(emitter)的第二個n+擴散區，緊挨著第一 N阱的中間的p+和周邊p-離 子注入形成的基極區域。
6.權利要求2中類似NPN的結構包括作為集電極(collector)的第一個n+擴散區 和作為其發射極(emitter)的第二個n+擴散區，緊挨著第一和第二 N阱的中間的p+和周 邊P-離子注入形成的基極區域。
7.根據權利要求1中的基極進一步由一對隔離區組成，在第一種實施方案中，可由兩 個多晶柵極組成但不僅僅限於此，還可由一對淺壕隔離區(STI)形成。
8.權利要求7中的兩個多晶柵極可以實施n溝道或p溝道的Vt注入，但不僅僅限於 此，實際上可以進行任意能量的Vt離子注入，因為中間的擴散區是P+所以不會形成電荷的 溝道效應。
9.按照權利要求8，其中的兩個多晶柵極是通過電阻或直接接到地或VSS電位。
10.權利要求1中的靜電放電器件其基極是懸浮的，同時因處於兩個n+擴散區中間的 P+擴散區是通過體接觸短接到地電位。
全文摘要
本發明提出了在半導體集成電路(IC)工業中一種用於完全矽金屬化工藝的高壓靜電保護器件及保護網絡。更確切地說，針對完全矽金屬化的工藝中，一種可以不用防矽金屬化隔離層(no salicide block)，在電源VDD線和IO管腳之間或在兩條有著不同電位的電源線之間所用的靜電防護器件。使用傳統的CMOS集成電路生產工藝，諸如離子注入和光刻步驟，就可獲得一種類似於雙極型三極體的NPN結構。為克服矽金屬化工藝帶來矽表面鎮流電阻(Ballast resistance)下降從而影響靜電保護器件的質量問題，採用分段隔離結合N-阱離子注入從而進一步形成N+/P-/P+/N-/N+的放電結構。將其一個N+擴散區與電源VDD相連，另一N+擴散區與另一個電源或IO管腳相連，同時使該P+擴散區節保持懸浮狀態，就此，一種耐高壓的靜電放電保護電路得以形成。該設置不僅保護了內部電路，而且不受兩個節點上的電壓差和上電下電所產生的後果的幹擾，並且這一設置也可用於熱插拔之需，這就意味著在電源開啟狀態下插入這樣的裝置，而不會在IO管腳和電源VDD之間引起瞬態漏電流。
文檔編號H01L23/60GK101859767SQ200910133599
公開日2010年10月13日 申請日期2009年4月13日 優先權日2009年4月13日
發明者胡煜 申請人:蘇州芯美微電子科技有限公司