絕緣柵型半導體器件的製作方法

2023-07-05 00:45:36 4

本申請基於並要求2014年3月25日提交的編號為2014-062009的在先日本專利申請的優先權的權益，通過引用將該申請的全部內容納入本文中。

在此公開的技術涉及絕緣柵型半導體器件。

背景技術：

公開號為2008-135522的日本專利申請(在下文中稱為專利文獻1)公開了一種絕緣柵型半導體器件，該半導體器件具有其中形成有MOS結構的器件區以及圍繞器件區的外圍區。在器件區中，形成多個柵極溝槽，並且在每個柵極溝槽中，形成柵絕緣膜和柵電極。在暴露於柵極溝槽的底面的範圍內，形成p型底面圍繞區(在下文中稱為器件部底面圍繞區)。在外圍區中，形成多個溝槽以圍繞器件區，並且絕緣層填充每個溝槽。在暴露於外圍區中的每個溝槽的底面的範圍內，形成p型底面圍繞區(在下文中稱為外圍底面圍繞區)。當MOSFET關斷時，在器件區中，耗盡層從器件部底面圍繞區擴展到漂移區內。由此，促進器件區中的漂移區的耗盡。此外，在外圍區中，耗盡層從外圍底面圍繞區擴展到漂移區內。由此，促進外圍區中的漂移區的耗盡。因此，絕緣柵型半導體器件的耐受電壓得以提高。

技術實現要素：

在專利文獻1的絕緣柵型半導體器件中，在器件區域中，耗盡層基本上同時從各個器件部底面圍繞區擴展。在位於兩個器件部底面圍繞區之間的每個漂移區中，耗盡從兩側推進，因此，漂移區容易被耗盡。另一方面，在外圍區中，當從器件區擴展的耗盡層已到達外圍區中的第一(primary)外圍底面圍繞區(距離器件區最近的外圍底面圍繞區)時，耗盡層從第一外圍底面圍繞區延伸到第二外圍底面圍繞區(距離器件區第二近的外圍底面圍繞區)。當耗盡層已到達第二外圍底面圍繞區時，耗盡層從第二外圍底面圍繞區延伸到第三外圍底面圍繞區。由此，耗盡層經由每個外圍底面圍繞區按順序擴展。因此，在位於兩個外圍底面圍繞區之間的每個漂移區中，耗盡僅從一側推進。因此，為了使外圍區充分地耗盡，有必要縮小外圍區中溝槽之間的間隔，從而縮小外圍底面圍繞區之間的間隔。

縮小外圍區中的溝槽之間的間隔會使隔開溝槽的分隔壁(partition wall)變薄。在製造過程期間，諸如熱應力的應力被施加到分隔壁上。如果分隔壁為薄的，則應力會使分隔壁變形，從而分隔壁中可能發生諸如裂縫的損傷。因此，為了抑制分隔壁中的此類損傷，在此公開的絕緣柵型半導體器件具有以下配置。

在此公開的絕緣柵型半導體器件包括：半導體襯底；正面電極，其形成於所述半導體襯底的正面上；以及背面電極，其形成於所述半導體襯底的背面上。所述絕緣柵型半導體器件被配置為在所述正面電極與所述背面電極之間開關電流。所述絕緣柵型半導體器件還包括：第一半導體區，其具有第一導電類型，並且與所述正面電極連接；第二半導體區，其具有第二導電類型，並且與所述第一半導體區接觸；第三半導體區，其具有所述第一導電類型，並且通過所述第二半導體區而與所述第一半導體區隔開；多個柵極溝槽，其形成於所述半導體襯底的所述正面中，並且貫穿所述第二半導體區而到達所述第三半導體區；柵絕緣膜和柵電極，其位於所述柵極溝槽中；第四半導體區，其具有所述第二導電類型，並且在暴露於所述柵極溝槽的底面的範圍內形成；多個外圍溝槽，其形成於所述第二半導體區外側的範圍內的所述半導體襯底的所述正面中。所述多個外圍溝槽包括：第一外圍溝槽；第二外圍溝槽，其在所述第二半導體區側與所述第一外圍溝槽相鄰；第三外圍溝槽，其相對於所述第二外圍溝槽位於所述第二半導體區側；以及第四外圍溝槽，其在所述第二半導體區側與所述第三外圍溝槽相鄰。所述絕緣柵型半導體器件還包括：絕緣層，其位於所述外圍溝槽中；第五半導體區，其具有所述第二導電類型，並且在暴露於所述外圍溝槽的底面的範圍內形成；以及連接區，其由導電層或第二導電類型半導體區形成，並且將暴露於所述第二外圍溝槽的底面的所述第五半導體區連接到暴露於所述第三外圍溝槽的底面的所述第五半導體區。所述第二外圍溝槽與所述第三外圍溝槽之間的間隔比所述第一外圍溝槽與所述第二外圍溝槽之間的間隔以及所述第三外圍溝槽與所述第四外圍溝槽之間的間隔中的每一者寬。

在該絕緣柵型半導體器件中，第二外圍溝槽與第三外圍溝槽之間的分隔壁(在下文中，稱為第二分隔壁)的寬度為大的，並且第一外圍溝槽與第二外圍溝槽之間的分隔壁(在下文中，稱為第一分隔壁)的寬度以及第三外圍溝槽與第四外圍溝槽之間的分隔壁(在下文中，稱為第三分隔壁)的寬度為窄的。也就是，具有窄寬度的第一分隔壁和第三分隔壁與具有大寬度的第二分隔壁相鄰。在絕緣柵型半導體器件的製造過程中，當應力被施加到每個分隔壁上時，由於具有大寬度的第二分隔壁不太可能變形，與第二分隔壁相鄰的第一分隔壁和第三分隔壁的變形也受到抑制。因此，第一分隔壁和第三分隔壁中的損傷受到抑制。此外，由於第三分隔壁的寬度為窄的，當絕緣柵型半導體器件被關斷時，耗盡層可以從第四外圍溝槽的底面處的第五半導體區到達第三外圍溝槽的底面處的第五半導體區。第三外圍溝槽的底面處的第五半導體區和第二外圍溝槽的底面處的第五半導體區通過由導電層或第二導電類型半導體區形成的連接區而被連接。因此，當耗盡層已到達第三外圍溝槽的底面處的第五半導體區時，耗盡層從第二外圍溝槽的底面處的第五半導體區延伸。由於第一分隔壁的寬度為窄的，從第二外圍溝槽的底面處的第五半導體區延伸的耗盡層到達第一外圍溝槽的底面處的第五半導體區。由此，該絕緣柵型半導體器件可以使耗盡層從第四外圍溝槽延伸到第一外圍溝槽。因此，該絕緣柵型半導體器件具有高耐受電壓。

附圖說明

圖1是半導體器件10的平面圖。

圖2是圖1中的範圍II的放大圖。

圖3是沿著圖2中的線III-III的縱截面圖。

圖4是沿著圖2中的線IV-IV的縱截面圖。

圖5是沿著圖2中的線V-V的縱截面圖。

圖6是示例出第一實施例的半導體器件10的製造過程的圖(與圖3對應的縱截面圖)。

圖7是示例出第一實施例的半導體器件10的製造過程的圖(與圖3對應的縱截面圖)。

圖8是示例出第一實施例的半導體器件10的製造過程的圖(與圖4對應的縱截面圖)。

圖9是示例出第一實施例的半導體器件10的製造過程的圖(與圖3對應的縱截面圖)。

圖10是示例出第一實施例的半導體器件10的製造過程的圖(與圖4對應的縱截面圖)。

圖11是示例出比較例的半導體器件的分隔壁中的損傷的圖。

圖12是第二實施例的半導體器件的與圖2對應的放大圖。

圖13是沿著圖12中的線XIII-XIII的縱截面圖。

圖14是第三實施例的半導體器件的與圖1對應的平面圖。

圖15是第三實施例的半導體器件的與圖3對應的縱截面圖。

圖16是第四實施例的半導體器件的與圖3對應的縱截面圖。

圖17是第五實施例的半導體器件的與圖3對應的縱截面圖。

圖18是示出變型例的外圍溝槽54的設置的縱截面圖。

圖19是示出另一變型例的外圍溝槽54的設置的縱截面圖。

具體實施方式

首先，將列出在下面描述的實施例的方面。需要指出，以下任一方面都單獨地發揮效用。

(特徵1)一種絕緣柵型半導體器件包括：第一居間(intervening)溝槽和絕緣層。第一居間溝槽在第二外圍溝槽與第三外圍溝槽之間形成，並且從第二外圍溝槽側延伸到第三外圍溝槽側。絕緣層位於第一居間溝槽中。連接區由在暴露於第一居間溝槽的底面的範圍內形成的第六半導體區形成，與暴露於第二外圍溝槽的底面的第五半導體區連接，並且與暴露於第三外圍溝槽的底面的第五半導體區連接。

(特徵2)第一居間溝槽與第二外圍溝槽連接，並且與第三外圍溝槽連接。

(特徵3)多個外圍溝槽包括第五外圍溝槽，第五外圍溝槽相對於第四外圍溝槽位於第二半導體區側。第四外圍溝槽與第五外圍溝槽之間的間隔比第一外圍溝槽與第二外圍溝槽之間的間隔以及第三外圍溝槽與第四外圍溝槽之間的間隔中的每一者寬。該絕緣柵型半導體器件包括：第二居間溝槽、絕緣層和第七半導體區。第二居間溝槽在第四外圍溝槽與第五外圍溝槽之間形成，從第四外圍溝槽側延伸到第五外圍溝槽側，與第四外圍溝槽連接，並且與第五外圍溝槽連接。絕緣層位於第二居間溝槽中。第七半導體區具有第二導電類型，在暴露於第二居間溝槽的底面的範圍內形成，與暴露於第四外圍溝槽的底面的第五半導體區連接，並且與暴露於第五外圍溝槽的底面的第五半導體區連接。第二居間溝槽被配置為在第一居間溝槽的延長線上延伸。

(第一實施例)

圖1和2所示的半導體器件10具有由SiC製成的半導體襯底12。在圖1和2中，未示出半導體襯底12上的電極、絕緣膜等。半導體襯底12具有基元(cell)區20和外圍區50。在基元區20中，形成MOSFET。外圍區50為基元區20與半導體襯底12的端面12a之間的區域。

如圖3所示，在半導體襯底12的正面上，形成正面電極14和絕緣層16。絕緣層16覆蓋外圍區50中的半導體襯底12的正面。正面電極14在基元區20中與半導體襯底12接觸。換言之，其中正面電極14與半導體襯底12接觸的區域為基元區20，並且相對於接觸區位於外圍側(端面12a側)的區域是外圍區50。在半導體襯底12的背面上，形成背面電極18。背面電極18基本覆蓋半導體襯底12的整個背面。

在基元區20中，形成源區22、體接觸區24、體區26、漂移區28、漏區30和p型浮置(floating)區32。

源區22是包含高濃度n型雜質的n型區。源區22在暴露於半導體襯底12的頂面的範圍內形成。源區22被歐姆連接到正面電極14。

體接觸區24是包含高濃度p型雜質的p型區。體接觸區24被形成為在不形成源區22的位置處暴露於半導體襯底12的頂面。體接觸區24被歐姆連接到正面電極14。

體區26是包含低濃度p型雜質的p型區。體區26中的p型雜質濃度低於體接觸區24中的p型雜質濃度。體區26在源區22和體接觸區24的下方形成，並且與這些區域接觸。

漂移區28是包含低濃度n型雜質的n型區。漂移區28中的n型雜質濃度低於源區22中的n型雜質濃度。漂移區28在體區26的下方形成。漂移區28與體區26接觸，並且通過體區26而與源區22隔開。

漏區30是包含高濃度n型雜質的n型區。漏區30中的n型雜質濃度高於漂移區28中的n型雜質濃度。漏區30在漂移區28的下方形成。漏區30與漂移區28接觸，並且通過漂移區28而與體區26隔開。漏區30在暴露於半導體襯底12的底面的範圍內形成。漏區30被歐姆連接到背面電極18。

如圖1到3所示，在基元區20中的半導體襯底12的頂面中，形成多個柵極溝槽34。如圖1所示，柵極溝槽34在半導體襯底12的正面上彼此平行地沿直線延伸。如圖3所示，每個柵極溝槽34貫穿源區22和體區26而到達漂移區28。在每個柵極溝槽34中，形成底部絕緣層34a、柵絕緣膜34b和柵電極34c。底部絕緣層34a為在柵極溝槽34的底部形成的厚絕緣層。柵極溝槽34的在底部絕緣層34a上方的側面被柵絕緣膜34b覆蓋。在底部絕緣層34a上方的柵極溝槽34中，形成柵電極34c。柵電極34c通過柵絕緣膜34b而面向對應的源區22、體區26和漂移區28。柵電極34c通過柵絕緣膜34b和底部絕緣層34a而與半導體襯底12絕緣。柵電極34c的頂面被絕緣層34d覆蓋。柵電極34c通過絕緣層34d而與正面電極14絕緣。

在半導體襯底12內，在暴露於每個柵極溝槽34的底面的範圍(也就是，與底面接觸的範圍)內形成p型浮置區32的每一個。每個p型浮置區32被漂移區28包圍。p型浮置區32通過漂移區28而彼此隔開。另外，每個p型浮置區32通過漂移區28而與體區26隔開。

在外圍區50中暴露於半導體襯底12的正面的範圍內，形成p型正面區51。該正面區51擴展到與體區26基本相同的深度。上述漂移區28和漏區30擴展到外圍區50中。漂移區28和漏區30擴展到半導體襯底12的端面12a。漂移區28具有從下側與正面區51的接觸。

在外圍區50中的半導體襯底12的頂面中，形成多個外圍溝槽54(也就是，54a到54h)。每個外圍溝槽54貫穿正面區51而到達漂移區28。在每個外圍溝槽54中，形成絕緣層53。如圖1所示，當從上方看半導體襯底12時，每個外圍溝槽54形成為圍繞基元區20的環形形狀。外圍溝槽54相互保持距離。如圖3所示，正面區51通過最內周側的外圍溝槽54h而與體區26(也就是，與源區22接觸的p型區)隔開。此外，正面區51通過外圍溝槽54而相互分離。換言之，最內周側的外圍溝槽54h內側的p型區為體區26，並且外圍溝槽54h外側的p型區為正面區51。因此，外圍溝槽54a至54h在體區26外側形成。

如圖2所示，間隔W1被設置在外圍溝槽54a與外圍溝槽54b之間、外圍溝槽54c與外圍溝槽54d之間、外圍溝槽54e與外圍溝槽54f之間、以及外圍溝槽54g與外圍溝槽54h之間。此外，間隔W2被設置在外圍溝槽54b與外圍溝槽54c之間、外圍溝槽54d與外圍溝槽54e之間、以及外圍溝槽54f與外圍溝槽54g之間。間隔W2寬於間隔W1。在下文中，將兩個外圍溝槽54之間的半導體層稱為分隔壁。也就是，間隔W1和W2與分隔壁的寬度對應。

在半導體襯底12內，在暴露於每個外圍溝槽54的底面的範圍(也就是，與底面接觸的範圍)內形成p型底面區56。底面區56沿著外圍溝槽54形成以覆蓋外圍溝槽54的整個底面。每個底面區56被漂移區28包圍。底面區56通過漂移區28而相互隔開。此外，每個底面區56通過漂移區28而與正面區51和體區26隔開。在下文中，分別將位於外圍溝槽54a至54g下方的底面區56稱為底面區56a至56g。

如圖2、4和5所示，在外圍區50中的半導體襯底12的頂面中，形成多個居間溝槽74。居間溝槽74形成在外圍溝槽54b與外圍溝槽54c之間、外圍溝槽54d與外圍溝槽54e之間、以及外圍溝槽54f與外圍溝槽54g之間。也就是，居間溝槽74在具有寬度W2的分隔壁中形成。居間溝槽74沿著垂直於外圍溝槽54的方向延伸。每個居間溝槽74的兩端與外圍溝槽54連接。也就是，每個居間溝槽74連接位於具有寬度W2的分隔壁的兩側的外圍溝槽54。如圖4和5所示，每個居間溝槽74貫穿正面區51而到達漂移區28。居間溝槽74具有與外圍溝槽54基本相同的深度。然而，在每個外圍溝槽54和每個居間溝槽74的交叉位置75處，溝槽比其它位置稍深。

在每個居間溝槽74中，形成絕緣層73。居間溝槽74中的絕緣層73與外圍溝槽54中的絕緣層53連接。

在半導體襯底12內，在暴露於每個居間溝槽74的底面的範圍(也就是，與底面接觸的範圍)內形成p型底面區76。底面區76沿著居間溝槽74形成以覆蓋居間溝槽74的整個底面。居間溝槽74的底面處的底面區76與外圍溝槽74的底面處的底面區56連接。也就是，每個底面區76連接位於具有寬度W2的分隔壁的兩側的底面區56。底面區76被形成在與底面區56基本相同的深度處。然而，在交叉位置75處，底面區76(也就是，底面區56)相對於其它位置處的底面區56和76稍微向下偏移。

接下來，將描述半導體器件10的工作。為了使半導體器件10工作，在背面電極18與正面電極14之間施加電壓，以使得背面電極18變為正的。此外，將柵極導通電壓施加到柵電極34c，由此使基元區20中的MOSFET導通。也就是，在面向每個柵電極34c的位置處的體區26中形成溝道，並且電子通過源區22、溝道、漂移區28和漏區30從正面電極14流到背面電極18。

當停止將柵導通電壓施加到每個柵電極34c上時，溝道消失，並且MOSFET被關斷。當MOSFET被關斷時，耗盡層從位於體區26與漂移區28之間的邊界處的pn結擴展到漂移區28中。當耗盡層已到達基元區20中的p型浮置區32時，耗盡層還從p型浮置區32擴展到漂移區28中。因此，位於兩個p型浮置區32之間的漂移區28通過在兩側的p型浮置區32擴展的耗盡層而被耗盡。由此，耗盡層在基元區20中延伸，由此實現基元區20中的高耐受電壓。

上述從pn結延伸的耗盡層到達位於最靠近基元區20的外圍溝槽54h下方的底面區56h。然後，耗盡層從底面區56h擴展到其周圍的漂移區28中。由於外圍溝槽54h與外圍溝槽54g之間的間隔W1為窄的，從底面區56h延伸的耗盡層到達底面區56g。如圖4所示，底面區56g通過在居間溝槽74下方的底面區76而與底面區56f連接。因此，當耗盡層已到達底面區56g時，耗盡層從整個底面區56g和56f擴展到其周圍的漂移區28中。由於外圍溝槽54f與外圍溝槽54e之間的間隔W1為窄的，從底面區56f延伸的耗盡層到達底面區56e。如圖5所示，底面區56e通過底面區76而與底面區56d連接。因此，當耗盡層已到達底面區56e時，耗盡層從整個底面區56e和56d擴展到其周圍的漂移區28中。由於外圍溝槽54d與外圍溝槽54c之間的間隔W1為窄的，從底面區56d延伸的耗盡層到達底面區56c。如圖4所示，底面區56c通過底面區76而與底面區56b連接。因此，當耗盡層已到達底面區56c時，耗盡層從整個底面區56c和56b擴展到其周圍的漂移區28中。由於外圍溝槽54b與外圍溝槽54a之間的間隔W1為窄的，從底面區56b延伸的耗盡層到達底面區56a。因此，耗盡層從底面區56a擴展到其周圍的漂移區28中。以此方式，耗盡層從最內周側的底面區56h延伸到位於最外周側的底面區56a。由此，耗盡層在外圍區50中的漂移區28中寬廣地延伸。在具有寬度W1的每個分隔壁的兩側的底面區56通過漂移區28而相互隔開。因此，在這些底面區56之間出現電位差。因此，在外圍區50中，電位被分布為使得電位從內周側至外周側逐漸變化。由此，由於耗盡層在外圍區50中延伸並且在該外圍區中形成逐漸變化的電位分布，外圍區50中的電場集中受到抑制。因此，半導體器件10的耐受電壓為高的。

接下來，將描述半導體器件10的製造方法。首先，如圖6所示，通過外延生長、離子注入等，在半導體襯底12中形成源區22、體接觸區24、體區26和正面區51。

接下來，在半導體襯底12的正面上形成掩模，隨後通過諸如RIE的各向異性蝕刻，選擇性地蝕刻半導體襯底12的頂面。由此，如圖7和8所示，同時形成柵極溝槽34、外圍溝槽54和居間溝槽74。此時，由於在外圍溝槽54與居間溝槽74的交叉位置75處，實質的溝槽寬度寬於其它位置處的溝槽的寬度，蝕刻氣體向交叉位置75的供給量增加。因此，在交叉位置75處，蝕刻速率高於其它位置處的蝕刻速率(所謂的微加載效應(microloading effect))。因此，如圖8所示，在交叉位置75處，溝槽深度大於其它位置。

接下來，在半導體襯底12的頂面上形成掩模，隨後，將p型雜質離子注入到半導體襯底12中。這裡，p型雜質被注入到柵極溝槽34、外圍溝槽54和居間溝槽74的底面中。接下來，對半導體襯底12退火，從而激活被注入的p型雜質。由此，如圖9和10所示，形成p型浮置區32以及底面區56和76。由於溝槽在交叉位置75處稍深，交叉位置75處的底面區56(76)被形成在比其它位置處的底面區56和76稍深的位置處。

在上述退火工序中，半導體襯底12熱膨脹。此時，由於半導體襯底12從其中心朝著外周側膨脹，半導體襯底12的外周側(也就是，端面12a側)的由熱膨脹所致的位移大於半導體襯底12的中心側。如果由熱膨脹所致的位移過大，則在使外圍溝槽54隔開的分隔壁中發生諸如裂縫的損傷。然而，在本製造方法中，由於一些分隔壁的寬度W2為大的，分隔壁中的損傷受到抑制。在下文中，將更詳細地描述分隔壁中的損傷的抑制。

作為相對於本實施例的比較例，如圖11所示，將假設使外圍溝槽54隔開的所有分隔壁具有窄寬度W1。在分隔壁的寬度為窄的情況下，在退火工序中，如圖11所示，在外圍區50中半導體襯底極大地位移。因為半導體襯底的位移從中心側朝著外周側累積，在離外周側較近的分隔壁處，位移較大。結果，外周側的分隔壁中可能發生諸如裂縫100的損傷。

另一方面，在本實施例的半導體器件10中，一些分隔壁的寬度W2為大的。由於具有大寬度W2的分隔壁的剛性為高的，在具有寬度W2的分隔壁處，由熱膨脹所致的位移受到抑制。此外，由於具有寬度W2的分隔壁不太可能位移，與具有寬度W2的分隔壁相鄰的具有寬度W1的分隔壁處的位移也受到抑制。結果，在所有分隔壁處，由熱膨脹所致的位移受到抑制。因此，在本實施例中，在退火工序中，分隔壁中損傷的發生受到抑制。

接下來，在半導體襯底12的正面上生長氧化膜。由此，在溝槽中形成絕緣層34a、53和73。在氧化膜的生長中，由於半導體襯底12的熱膨脹以及氧化膜的生長(體積增加)，應力也被施加到分隔壁。在這種情況下，如果每個分隔壁的位移為大的，則如同在上述退火工序中那樣，分隔壁中發生損傷。此外，在生長氧化膜的工序中，如果每個分隔壁的位移為大的，則諸如裂縫的損傷也在氧化膜中發生。在本實施例中，在生長氧化膜的工序中同樣地，由於分隔壁具有大寬度W2，分隔壁的位移受到抑制。由此，分隔壁中的損傷和氧化膜中的損傷受到抑制。

在形成絕緣層之後，接下來，完成頂面側的結構，例如柵電極34c和正面電極14。接下來，完成底面側的結構，例如漏區30和背面電極18。由此，完成半導體器件10。

如上所述，在第一實施例的半導體器件10中，在外圍區50中的其中外圍溝槽54之間的間隔窄的區域中，耗盡層從底面區56到達相鄰的底面區56。在其中外圍溝槽54之間的間隔寬的區域中，通過位於居間溝槽74下方的底面區76，位於其兩側的底面區56彼此連接，從而耗盡層基本同時地圍繞這些底面區56擴展。這使得耗盡層能夠在基本上整個外圍區50內延伸。由此，半導體器件10的耐受電壓提高。此外，由於寬間隔W2由此被用於外圍溝槽54之間的一些間隔，在半導體器件10的製造過程中，分隔壁中的損傷受到抑制。因此，在外圍區50中，可以形成具有窄寬度W1的分隔壁。因此，可以以高產率製造能夠使耗盡層在外圍區50中寬廣地延伸的半導體器件10。

在上述第一實施例中，柵極溝槽34、外圍溝槽54和居間溝槽74同時形成。然而，這些溝槽不必同時形成。可以先形成部分外圍溝槽54，然後形成其它的外圍溝槽54。

(第二實施例)

在第二實施例的半導體器件中，居間溝槽74的設置不同於第一實施例，但是其它配置與第一實施例中相同。如圖2所示，在第一實施例中，相鄰的居間溝槽74以交錯的方式設置。另一方面，在第二實施例的半導體器件中，如圖12所示，相鄰的居間溝槽74沿直線設置。換言之，每個居間溝槽74在相鄰居間溝槽74的延長線上延伸。

在第一實施例中的居間溝槽74以交錯的方式設置的情況下，如圖4和5所示，在交叉位置75下方的底面區56相對於在相鄰的外圍溝槽54下方的底面區56而稍微向下突出。例如，如圖4所示，交叉位置75處的外圍溝槽54f的下端相對於外圍溝槽54e的下端而向下突出。因此，在交叉位置75下方的底面區56f相對於在外圍溝槽54e下方的底面區56e而稍微向下突出。因此存在這樣的可能性：當MOSFET被關斷時，電場集中於交叉位置75下方的底面區56的周邊。

另一方面，在第二實施例中，如圖12和13所示，在具有寬度W1的分隔壁的兩側的兩個交叉位置75彼此相鄰。也就是，位於交叉位置75下方的底面區56在具有寬度W1的分隔壁的兩側彼此相鄰。例如，外圍溝槽54f的交叉位置75通過具有寬度W1的分隔壁而與外圍溝槽54e的交叉位置75相鄰。因此，向下突出的底面區56f和底面區56e通過具有寬度W1的分隔壁而彼此相鄰。結果，在具有寬度W1的分隔壁的兩側的底面區56的深度變得彼此基本相等。這抑制了在交叉位置75下方的底面56的周邊的電場集中。此外，由於相對可能出現電場集中的兩個交叉位置75聚集在一處，可以減少可能出現電場集中的位置的數量。這也抑制了外圍區50中的電場集中。因此，第二實施例的半導體器件具有更高的耐受電壓。

(第三實施例)

如圖14所示，第三實施例的半導體器件沒有居間溝槽74。在第三實施例的半導體器件中，如圖15所示，p型區52a在正面區51的下方形成。p型區52a在具有寬度W2的分隔壁中形成。每個p型區52a與位於其兩側的兩個底面區56連接。也就是，在第三實施例的半導體器件中，在具有寬度W2的每個分隔壁的兩側的兩個底面區56通過從半導體襯底12的正面擴展到深位置的p型區52a(而不是在居間溝槽74下方的底面區76)而彼此連接。即使通過其中底面區56藉助於每個p型區52a而彼此連接的配置，耗盡層也可以如同第一實施例那樣在外圍區50中延伸。

(第四實施例)

如同第三實施例的半導體器件，第四實施例的半導體器件沒有居間溝槽74。在第四實施例的半導體器件中，如圖16所示，在與底面區56相同的深度處形成p型區52b。p型區52b在具有寬度W2的分隔壁中形成。漂移區28在p型區52b的上方形成。p型區52b通過漂移區28而與正面區51隔開。每個p型區52b與位於其兩側的兩個底面區56連接。也就是，在第四實施例的半導體器件中，位於具有寬度W2的每個分隔壁的兩側的兩個底面區56通過在與底面區56相同的深度處形成的p型區52b而彼此連接。即使通過其中底面區56藉助於每個p型區52b而彼此連接的配置，耗盡層也可以如同第一實施例那樣在外圍區50中延伸。

在半導體襯底12的頂面的平面圖中，上述第三或第四實施例中的p型區52a或52b可以在具有寬度W2的每個分隔壁的整個內形成。或者，如在圖2所示的居間溝槽74中，在半導體襯底12的頂面的平面圖中，p型區52a或52b可以僅在具有寬度W2的每個分隔壁的一部分中形成。

(第五實施例)

如同第三實施例的半導體器件，第五實施例的半導體器件沒有居間溝槽74。在第五實施例的半導體器件中，如圖17所示，在每個外圍溝槽54中形成布線80。布線80由金屬或另一導體製成。絕緣層53在外圍溝槽54的側面與布線80之間形成。布線80延伸到外圍溝槽54的下端以與底面區56接觸。布線80延伸到外圍溝槽54的上端以被連接到在半導體襯底12的正面上設置的布線82。布線82連接位於具有寬度W2的每個分隔壁的兩側的兩個外圍溝槽54中的布線80。在具有寬度W2的每個分隔壁的兩側的兩個底面區56通過布線80和82而彼此連接。即使通過其中在具有寬度W2的每個分隔壁的兩側的兩個底面區56藉助於導體而彼此連接的配置，耗盡層也可以如同第一實施例那樣在外圍區50中延伸。

如上所述，在第一至第五實施例的半導體器件中，在具有寬度W2的每個分隔壁的兩側的底面區通過p型區76或導電層82而彼此連接，並且在具有寬度W1的每個分隔壁的兩側的底面區通過n型漂移區28而彼此隔開。因此，這些半導體器件具有高的耐受電壓，並且在製造這些半導體器件時，分隔壁不太可能被損傷。

在上述第一至第五實施例中，具有寬度W1的分隔壁和具有寬度W2的分隔壁交替地設置。然而，在上述第一至第五實施例中，可以修改分隔壁的設置。例如，如圖18所示，多個具有寬度W1的分隔壁可以被連續地設置在具有寬度W2的分隔壁之間。即使如上所述地將預定數量的具有寬度W1的分隔壁連續地設置在具有寬度W2的分隔壁之間，也可以通過具有寬度W2的分隔壁而抑制製造過程中的位移。此外，由於如圖18所示，具有寬度W2的分隔壁的數量減少，可以使半導體器件小型化。或者，如圖19所示，可以連續地設置多個具有寬度W2的分隔壁。或者，除了間隔W1和W2之外，還可以設置其中外圍溝槽54通過不同於間隔W1和W2的間隔而形成的部分。

在上述第一至第五實施例中，外圍溝槽54a可以被視為權利要求中的第一外圍溝槽。在這種情況下，外圍溝槽54b、54c和54d與權利要求中的第二外圍溝槽、第三外圍溝槽和第四外圍溝槽對應。在上述第一至第五實施例中，外圍溝槽54c可以被視為權利要求中的第一外圍溝槽。在這種情況下，外圍溝槽54d、54e和54f與權利要求中的第二外圍溝槽、第三外圍溝槽和第四外圍溝槽對應。在上述第一至第五實施例中，外圍溝槽54e可以被視為權利要求中的第一外圍溝槽。在這種情況下，外圍溝槽54f、54g和54h與權利要求中的第二外圍溝槽、第三外圍溝槽和第四外圍溝槽對應。在圖19的例子中，外圍溝槽54i與權利要求中的第一外圍溝槽對應，外圍溝槽54j與權利要求中的第二外圍溝槽對應，外圍溝槽54l與權利要求中的第三外圍溝槽對應，外圍溝槽54m與權利要求中的第四外圍溝槽對應。在圖19的例子中，在外圍溝槽54j下方的底面區56j和在外圍溝槽54k下方的底面區56k通過p型區和/或金屬而彼此連接，並且底面區56k和在外圍溝槽54l下方的底面區56l通過p型區和/或金屬而彼此連接。因此，底面區56j和底面區56l通過p型區和/或金屬而彼此連接。因此，外圍溝槽54j可以被視為權利要求中的第二外圍溝槽，並且外圍溝槽54l可以被視為權利要求中的第三外圍溝槽。

在上述實施例中，使用由SiC製成的半導體襯底，但也可以使用另一半導體襯底。然而，由於由SiC製成的半導體襯底為脆的並且易於破裂，通過在此公開的技術抑制分隔壁中的損傷尤其有效。

在上述實施例中，描述了用於MOSFET的製造方法，但上述技術也可應用於諸如IGBT的另一絕緣柵型半導體器件的製造工序。

在上述實施例中，在柵極溝槽34的下端形成p型浮置區32，但可以形成被連接到預定電位的p型區來代替p型浮置區32。

在上述實施例中，外圍溝槽54被形成為圍繞基元區20的環形形狀，但外圍溝槽54不必具有此類環形形狀。例如，外圍溝槽54可以僅在外圍區50的會產生耐受電壓的問題的部分處形成。

在上述實施例中，外圍溝槽54在半導體襯底12的端面12a與基元區20之間形成，但外圍溝槽54也可以在另一位置處形成。例如，外圍溝槽54可以在兩個基元區20之間形成。

在上述實施例中，每個溝槽中的絕緣層由氧化膜形成，但這些絕緣層也可以由諸如氮化膜的另一絕緣層形成。

上面已詳細地描述了實施例。然而，這些只是實例，並不限制權利要求。權利要求中描述的技術包括對上面示出的具體實例的各種修改和更改。

本說明書或附圖中解釋的技術要素單獨地或部分組合地發揮技術效用，所述組合不限於所提交的權利要求書中描述的組合。而且，本說明書或附圖中例示的技術同時實現多個目標，並且通過實現這些目標中的一個而具有技術效用。