集成電路的高密度圖案化材料的製作方法
2023-07-09 20:01:31
本發明涉及集成電路的圖案化條狀材料與接觸區以及其製造方法，包括通過形成條狀材料以利於使用多重圖案化方法製造集成電路。
背景技術：
集成電路一般被用於製造各種電子裝置，例如存儲器晶片。降低集成電路尺寸為一強烈的需求，以增加個別元件的密度並增進集成電路的功能性。集成電路上的最小間距(minimumpitch)(兩個相同型態的相鄰結構，例如兩個相鄰閘導體的相同點之間的最小距離)通常作為電路密度的代表性量測。
增加電路密度通常受限於可用的光刻設備(photolithographicequipment)的解析度(resolution)。特定一塊光刻設備可生產的圖形與間隔的最小尺寸，有關於其分辨力(resolutioncapacity)。
特定一塊光刻設備可產生的最小圖形寬度與最小間隔寬度的總和為此塊光刻設備可生產的最小間距。最小圖形寬度通常大約等於最小間隔寬度，因此特定一塊光刻設備可生產的最小間距大約等於最小圖形寬度的兩倍。
降低集成電路之間距以低於生產的光刻設備的最小間距的一種方式，是通過使用雙重或四重(quadruple)圖案化，在此有時被稱作多重圖案化(multiplepatterning)。通過此方法，一單一掩模通常被用於製造一系列平行的條狀材料於基板上。接著可以不同的方法轉換每個平行的條狀材料為多重平行條狀材料。各種方法通常使用一系列的沉積與刻蝕步驟達成。不同的方式可見於xie,pengandsmith,brucew.,"analysisofhigher-orderpitchdivisionforsub-32nmlithography",opticalmicrolithographyxxii,proc.ofspievol.7274,72741y,2009spie。
一層條狀材料可通過層內連接器(interlayerconnector)至另一層，層內連接器著陸於著陸區(landingarea)。層內連接器使用不同的圖案化步驟形成，此不同的圖案化步驟相較於用於較密的條的圖案化步驟，具有更大的間距。當平行的條狀材料為了更高的密度通過多重圖案化製成縮小，連接於平行的條狀材料的層內連接器所須的著陸區的間距變得大於條狀材料的間距。
因此希望提供一種技術可製造著陸區的間距大於平行條狀材料的間距，而不需要放寬平行條狀材料的間距，可作為特定一塊光刻設備可生產的最小間距。
技術實現要素：
根據本發明，提出一種集成電路，包括多個條狀材料以及多個著陸區。條狀材料位於一基板上，條狀材料包括多個條s(i)，i從3至n的每條s(i)具有一第一區段及一第二區段，第二區段通過一間隙與第一區段分開。在間隙的相反測，條s(i)的第一區段與第二區段對齊，使第一區段與第二區段呈一直線。著陸區包括多個著陸區a(i)，i從3至n-2的每個著陸區a(i)連接多個條狀材料中的條s(i)的一第一區段至多個條狀材料中的條s(i+2)的一第二區段，且設置於條s(i+1)中的第一區段與第二區段之間的間隙。條s(i)在正交於多個條狀材料的一方向上具有一第一間距，著陸區a(i)在正交於多個條狀材料的方向上具有一第二間距，第二間距為第一間距的兩倍。條s(i)可包括導電材料，且設置於例如金屬層2的層內。
條s(i)中的間隙在平行於多個條狀材料的一方向上具有長度，著陸區a(i)在平行於多個條狀材料的方向上具有寬度，寬度小於條s(i+1)的第一區段與第二區段之間的間隙的長度。著陸區中相鄰的著陸區a(i)與a(i+1)在平行於多個條狀材料的該方向上具有一偏移量。偏移量可至少為條s(i+1)的第一區段與第二區段之間的間隙的長度。著陸區中相鄰的著陸區a(i)與a(i+1)在平行於多個條狀材料的該方向上具有一間距，間距與條s(i+1)的第一區段與第二區段之間的間隙的長度相等。著陸區中相鄰的著陸區a(i)與a(i+1)在正交於多個條狀材料的該方向上通過一第一間距具有一偏移量。
在集成電路的多個條s(i)中，i從3至n的每條s(i)具有一第三區段，第三區段通過一間隙與該第二區段分開。在間隙的相反測，條s(i)的第二區段與第三區段對齊，使第二區段與第三區段呈一直線。集成電路可包括多個第二著陸區。多個第二著陸區包括多個著陸區a2(i)，i從3至n的每個著陸區a2(i)連接多個條狀材料中的條s(i)的一第三區段至多個條狀材料中的條s(i+2)的一第二區段，且設置於條s(i+1)中的第二區段與第三區段之間的間隙。第二著陸區a2(i)在正交於多個條狀材料的方向上具有一第二間距，第二間距為第一間距的兩倍。著陸區a(i)與第二著陸區a2(i)在平行於多個條狀材料的該方向上為鏡像。
在此所述的多個條狀材料與多個著陸區可用於集成電路中任何具有緊密間距的條狀材料，例如集成電路存儲器、中央處理器(centralprocessingunits,cpu)、場可程序化柵極陣列(fieldprogrammablegatearrays,fpga)等。緊密間距的多個條狀材料可包括全局字符線、全局位線、局部字符線、局部位線、總線等。
根據本發明，提出一種在此所述的存儲裝置的製造方法。
為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
附圖說明
圖1為一基板上的多個條狀材料以及連接於此些條狀材料的區段的多個著陸區的俯視圖。
圖2為多個條狀材料、如圖1所述連接於此些條狀材料的區段的多個著陸區及與前述著陸區呈鏡像的多個第二著陸區的俯視圖。
圖3為包括多個掩模條及連接由間隙所分開的多個掩模條區段的多個掩模區的一掩模的示意圖。
圖4為包括圖3所示的多個掩模條、多個掩模區以及連接於掩模條的第二、三區段的多個第二掩模區的一掩模的示意圖。
圖5至12示出的是如圖3所示通過兩個掩模條之間的一掩模區的aa線所切的剖面的製造步驟。
圖13至20示出了如圖3所示通過一掩模條中的一掩模間隙的bb線所切的剖面的製造步驟。
圖21a是一著陸區與相鄰的條狀材料在x-z平面的剖面圖。
圖21b是一蓋區與相鄰的條狀材料的剖面圖，相較於圖21a所示的著陸區更高層。
圖22a示出了圖3、4所述，除了包括掩模條ml(j)的掩模以外的一第二掩模；圖22b示出了使用第二掩模切斷條狀材料s(i)後的端點。
圖23為一電路圖，示出了在一存儲單元區塊中的x-y平面的nand串行的實施例，存儲單元區塊連接於一3d存儲器中的局部與全局字符線驅動器，其中可使用如圖1、2所述的多個條狀材料中的材料條。
【附圖標記說明】
s(1)～s(9)、131：條
101：間隙的長度
102：著陸區的寬度
105：直線
110a、120a、130a、140a、150a、160a、170a、210a、220a、230a、240a、250a、260a、270a、2103：著陸區
141、151、161、171、1291、1292、1293、1294、1295、1296、2091、2092、2093、2094：
第一區段
112、122、142、152、162、172、182、1299、2095、2098、2099：
第二區段
133、143、153：第三區段
1295、1299、2094、2098、2112、2114：條狀材料
300：掩模
301：掩模間隙的長度
302：掩模區的寬度
ml(1)～ml(4)、311、331、342、581、582、1381、1382、1384：掩模條
310a、320a、330a、420a、583、2201、2202：掩模區
321、331：第一區段
321g、331g、1383：掩模間隙
312、322、332、342：第二區段
530：刻蝕停止層
540：絕緣層
550：半導體材料層
560：犧牲層
570：介電抗反射塗層
661、662、1461、1462、1464：犧牲條
1463：間隙
663：犧牲區
790：間隔物材料
891a、891b、892a、892b、893a、893b、1691a、1691b、1692a、1692b、1694a、1694b：側壁間隔物
1111～1116、1119、1911～1915、1918、1919：溝槽
2010：層內連接器
2114：蓋區
2320、2321：共享源極線
2330、2331、2332、2333：第一串行選擇開關
2340、2341：第二串行選擇開關
2360～2370：局部字符線驅動器
2311：全局字符驅動器
2311g：全局字符線
2366：局部字符線驅動器
2380：局部字符解碼器
2385：控制信號線
2390：全局字符解碼器
2395：導體
p1：第一間距
p2：第二間距
x、y、z：坐標軸
具體實施方式
為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照附圖，對本發明作進一步的詳細說明。
本發明實施例的實施方式將隨所附圖式說明如下。可理解的是，並非將本發明限定於特定的結構實施例或方法實施例，本發明可以其他的特徵、元件、方法與實施例執行。實施例是用於描述本發明，並非用於限制權利要求所限定的範圍。本領域的技術人員將可理解以下描述的各種等同的變化。各實施例中類似的元件將以類似的附圖標記標示。
圖1為一基板上的多個條狀材料以及連接於此些條狀材料的區段的多個著陸區，在x-y平面的俯視圖。如圖1所示，集成電路包括多個條狀材料(例如條1～9)。多個條狀材料包括條s(i)，i從3至n的每條s(i)具有一第一區段及一第二區段，第二區段通過一間隙與第一區段分開。在間隙的相反側上，條s(i)(例如s(5))的第一區段與第二區段(例如151、152)對齊，使第一區段與第二區段設置為一直線(例如105)。雖然圖1的示例示出至n＝9，然而，n也可大於9，例如為32、64、128等。
集成電路包括多個著陸區(例如110a、120a、130a、140a、150a、160a及170a)。多個著陸區包括多個著陸區a(i)，i從3至n-2的每個著陸區a(i)連接多個條狀材料中的條s(i)的一第一區段至多個條狀材料中的條s(i+2)的一第二區段，且著陸區a(i)設置於條s(i+1)中的第一區段與第二區段之間的間隙。
舉例來說，當i＝3，著陸區a(3)(例如130a)連接多個條狀材料中的條s(3)(例如131)的一第一區段至多個條狀材料中的條s(5)的一第二區段(例如152)，且著陸區a(3)(例如130a)設置於條s(4)中的第一區段與第二區段(例如141與142)之間的間隙。舉例來說，當i＝6，著陸區a(6)(例如160a)連接多個條狀材料中的條s(6)的一第一區段(例如161)至多個條狀材料中的條s(8)的一第二區段(例如182)，且著陸區a(6)(例如160a)設置於條s(7)中的第一區段與第二區段(例如171與172)之間的間隙。
在本發明中，i自1至n，多個著陸區a(i)中的(n-2)個著陸區連接多個條s(i)中的n條。舉例來說，如圖1所示當n＝9，多個著陸區中的7個著陸區(例如110a、120a、130a、140a、150a、160a及170a)連接多個條中的9條。
條s(i)在正交於該多個條狀材料的一方向(例如x方向)上具有一第一間距(例如p1)，著陸區a(i)在正交於多個條狀材料的方向上具有一第二間距(例如p2)，第二間距為第一間距的兩倍。第一間距可由一自對準雙重圖案化製程所定義。舉例來說，第一間距可小於40nm(納米)。
條s(i)中的間隙在平行於多個條狀材料的一方向(例如y方向)上具有長度(例如101)，著陸區a(i)在平行於多個條狀材料的方向上具有寬度(例如102)。著陸區a(i)的寬度小於條s(i+1)的第一區段與第二區段之間的間隙(例如101)的長度。舉例來說，當i＝6，著陸區a(6)(例如160a)的寬度(例如102)小於條s(7)的第一區段與第二區段之間的間隙(例如101)的長度。
著陸區中相鄰的著陸區a(i)與a(i+1)在平行於多個條狀材料的方向上具有一偏移量。舉例來說，著陸區中相鄰的著陸區a(6)與a(7)(例如160a與170a)在平行於多個條狀材料的方向上具有一偏移量。
在平行於多個條狀材料的方向上，相鄰的著陸區a(i)與a(i+1)之間的偏移量至少為條s(i+1)的第一區段與第二區段之間的間隙的長度。舉例來說，當i＝6，在平行於多個條狀材料的方向上，相鄰的著陸區著陸區a(6)與a(7)(例如160a與170a)之間的偏移量至少為條s(7)的第一區段與第二區段(例如171與172)之間的間隙的長度。
在著陸區中相鄰的著陸區a(i)與a(i+1)在平行於多個條狀材料的方向上可具有一間距，此間距與條s(i+1)的第一區段與第二區段之間的間隙的長度相等。舉例來說，當i＝6，在著陸區中相鄰的著陸區a(6)與a(7)(例如160a與170a)在平行於多個條狀材料的方向上可具有一間距，此間距與條s(7)的第一區段與第二區段(例如171與172)之間的間隙(例如101)的長度相等。
在著陸區中相鄰的著陸區a(i)與a(i+1)在正交於多個條狀材料的方向上通過間距具有一偏移量。舉例來說，當i＝3，在著陸區中相鄰的著陸區a(3)與a(4)(例如130a與140a)在正交於多個條狀材料的方向上通過間距(p1)具有一偏移量。
圖2為多個條狀材料、如圖1所述連接於此些條狀材料的區段的多個著陸區及與前述著陸區呈鏡像的多個第二著陸區，在x-y平面的俯視圖。圖2中類似的元件將採用與圖1中類似的標號。
在圖2所示的示例，多個條s(i)中，i從3至n的每條s(i)可具有一第三區段，第三區段通過一間隙與第二區段分開。舉例來說，當i＝5，條s(5)可具有一第三區段(例如153)，第三區段通過一間隙(例如240a)與第二區段(例如152)分開。在間隙的相反側上，條s(i)(例如s(5))的第二區段與第三區段(例如152、153)對齊，使第二區段與第三區段設置為一直線(例如105)。
除了圖1所示的多個著陸區(例如110a、120a、130a、140a、150a、160a及170a)，集成電路可包括多個第二著陸區(例如210a、220a、230a、240a、250a、260a及270a)。多個第二著陸區包括多個著陸區a2(i)，i從3至n。每個著陸區a2(i)連接多個條狀材料中的條s(i)的一第三區段至多個條狀材料中的條s(i+2)的一第二區段，且著陸區a2(i)設置於條s(i+1)中的第二區段與第三區段之間的間隙。舉例來說，當i＝3，著陸區a2(3)(例如230a)連接多個條狀材料中的條s(3)的一第三區段(例如133)至多個條狀材料中的條s(5)的一第二區段(例如152)，且著陸區a2(3)(例如230a)設置於條s(4)中的第二區段與第三區段(例如142與143)之間的間隙。
條s(i)在正交於該多個條狀材料的一方向(例如x方向)上具有一第一間距(例如p1)，著陸區a2(i)在正交於多個條狀材料的方向上具有一第二間距(例如p2)，第二間距為第一間距的兩倍。
多個著陸區(例如110a、120a、130a、140a、150a、160a及170a)中的著陸區a(i)與多個第二著陸區(例如210a、220a、230a、240a、250a、260a及270a)中的著陸區a2(i)在平行於多個條狀材料的方向(例如y方向)上為鏡像。
在某些實施例的多個條狀材料中，兩個左側條可不具有第二區段，兩個右側條可不具有第一區段。舉例來說，兩個左側條s(1)與s(2)可不具有第二區段112與122，第二區段112與122分別位於條s(1)的第一區段與著陸區110a之下。舉例來說，當n＝9，兩個右側條s(n-1)與s(n)可不具有第一區段，第一區段分別位於條s(9)的著陸區170a與第二區段之上(未示)。因此，當i<3，條s(i)可不具有一第二區段；當i＝3，條s(i-1)與s(i-2)可不具有一第二區段；當i＝3，條s(i-2)可不具有一第二區段。
在其他實施例的多個條狀材料中，兩個左側條可具有第二區段(例如112與122)且/或兩個右側條可具有第一區段。在這些實施例中，多個著陸區中的著陸區未連接此兩個左側條的第二區段，也未連接此兩個右側條的第一區段。此兩個左側條的第二區段與此兩個右側條的第一區段可作為虛設區段(dummysegments)。
雖然在本實施例中多個條狀條狀材料與多個著陸區的標誌(i)從左至右增加，但也可隨著標誌(i)從右至左增加，使多個條狀條狀材料與多個著陸區從左至右減少。舉例來說，若標誌(i)從右至左增加，則在多個條狀材料中，兩個右側條s(1)與s(2)可不具有第一區段，而兩個左側條s(n-1)與s(n)可不具有第二區段。舉例來說，若標誌(i)從右至左增加，則在多個著陸區中，i從3至(n-2)的每個著陸區a(i)連接多個條狀材料中的條s(i+2)的一第一區段至多個條狀材料中的條s(i)的一第二區段，且設置於條s(i+1)中第一區段與第二區段之間的間隙。
圖3是包括多個掩模條(maskline)及連接由間隙所分開的多個掩模條區段的多個掩模區(maskarea)的一掩模300，在x-y平面的示意圖。此掩模可為一光刻掩模，用以定義製造在此所述的集成電路的一圖案。圖案包括不通光的掩模條與掩模區，以及介於掩模條之間的開放區，開放區允許光線通過。掩模用於一自對準雙重圖案化製程，以製造圖1所示的多個條狀材料與多個著陸區。掩模可形成於一集成電路的基板上。雖然基板可為多種合適的材料混合，在本實施例中，基板的材料層從頂部至底部可包括介電抗反射塗層(dielectricantireflectivecoating,darc)、犧牲層、半導體材料層、絕緣層540、以及一刻蝕停止層。犧牲層例如為進階圖案膜(advancedpatterningfilm,apf)，半導體材料層例如為非晶矽(amorphoussilicon)，絕緣層540可包括金屬間介電(intermetaldielectric,imd)氧化物，刻蝕停止層可包括氮化矽(siliconnitride,sin)。金屬間介電層氧化物可例如包括peox、hdpox、peteosox、fsg及psg。這些材料層可形成於一集成電路存儲器的陣列區域上，集成電路存儲器包括一存儲單元陣列。
掩模包括多個掩模條(例如掩模條1～4)。多個掩模條包括多個掩模條ml(j)，j從2至m的每個掩模條ml(j)具有一第一區段(例如321與331)及一第二區段(例如322與332)，第二區段通過一掩模間隙(例如321g、331g)與第一區段分開。舉例來說，當j＝2，掩模條ml(2)具有一第一區段321及一第二區段322，第二區段322通過一掩模間隙321g與第一區段321分開。
掩模300包括多個掩模區(例如310a、320a、330a)。多個掩模區包括多個掩模區ma(j)，j從2至m-1的每個掩模區ma(j)連接多個掩模條中的掩模條ml(j)的一第一區段至多個掩模條中的掩模條ml(j+1)的一第二區段，且設置於掩模條ml(j)與掩模條ml(j+1)之間。
舉例來說，當j＝2，掩模區ma(2)(例如320a)連接多個掩模條中的掩模條ml(2)的一第一區段321至多個掩模條中的掩模條ml(3)的一第二區段332，且設置於掩模條ml(2)與掩模條ml(3)之間。舉例來說，當m＝4、j＝m-1＝3，掩模區ma(3)(例如330a)連接多個掩模條中的掩模條ml(3)的一第一區段331至多個掩模條中的掩模條ml(4)的一第二區段342，且設置於掩模條ml(3)與掩模條ml(4)之間。
掩模條中的掩模間隙(例如321g)在平行於多個掩模條的一方向(例如y方向)上具有一長度(例如301)，掩模區(例如320a)在平行於多個掩模條的方向上具有一寬度(例如302)。掩模區的寬度(例如302)與掩模間隙的長度(例如301)可為相等。位於掩模條ml(j)與掩模條ml(j+1)之間的掩模區ma(j)與掩模條ml(j+1)中一相鄰掩模間隙，在平行於多個掩模條的方向上具有一偏移量。舉例來說，當j＝2，位於掩模條ml(2)與掩模條ml(3)之間的掩模區ma(2)(例如320a)與掩模條ml(3)中一相鄰掩模間隙(例如331g)，在平行於多個掩模條的方向上具有一偏移量。此偏移量至少為掩模間隙的長度(例如301)或掩模區的寬度(例如302)。
多個掩模區中相鄰的掩模區ma(j)與ma(j+1)在正交於多個掩模條的方向(例如x方向)上通過多個掩模條的一間距(例如p2)具有一偏移量。舉例來說，當j＝2，多個掩模區中相鄰的掩模區ma(2)與ma(3)(例如320a與330)在正交於多個掩模條的方向上通過多個掩模條的一間距p2具有一偏移量。圖3所述在正交於多個掩模條的方向上的掩模條的間距p2為圖1所述在正交於多個條狀材料的方向上的條狀材料的第一間距p1的兩倍。
圖4是包括圖3所示的多個掩模條、多個掩模區以及連接於掩模條的第二、三區段的多個第二掩模區的一掩模，在x-y平面的示意圖。掩模條的第二、三區段通過間隙所分開。多個掩模區中的掩模區ma(j)與多個第二掩模區中的掩模區ma2(j)在平行於多個掩模條的方向(例如y方向)上呈鏡像。掩模用於一自對準雙重圖案化製程，以製造圖2所述的多個條狀材料與多個著陸區。在圖4中類似的元件採用圖3中類似的標號。
在圖4所示的實施例中，j從2至m的每個掩模條ml(j)可具有一第三區段，第三區段通過一掩模間隙與第二區段分開。舉例來說，當j＝2，掩模條ml(2)可具有一第三區段(例如323)，第三區段通過一掩模間隙與第二區段(例如322)分開。
除了圖3所示的多個掩模區域(例如310a、320a、330a)，掩模可包括多個第二掩模區(例如410a、420a、430a)。多個第二掩模區包括多個掩模區ma2(j)，j從2至m-1。每個掩模區ma2(j)連接多個掩模條中的掩模條ml(j)的一第三區段至多個掩模條中的掩模條ml(j+1)的一第二區段，且設置於掩模條ml(j)與掩模條ml(j+1)之間。舉例來說，當j＝2，掩模區ma2(2)(例如420a)連接多個掩模條中的掩模條ml(2)的一第三區段(例如323)至多個掩模條中的掩模條ml(3)的一第二區段(例如332)，且設置於掩模條ml(2)與掩模條ml(3)之間。
掩模條ml(j)中的掩模間隙在平行於多個掩模條的一方向上具有一長度，多個第二掩模區中的掩模區ma2(j)在平行於多個掩模條的方向上具有一寬度。多個第二掩模區中的掩模區ma2(j)的寬度(例如302)可與掩模間隙的長度(例如301)相等。在多個第二掩模區中，位於掩模條ml(j)與掩模條ml(j+1)之間的掩模區ma2(j)與掩模條ml(j+1)中一相鄰掩模間隙，在平行於多個掩模條的方向上具有一偏移量。舉例來說，在多個第二掩模區中，當j＝2，位於掩模條ml(2)與掩模條ml(3)之間的掩模區ma2(2)(例如420a)與掩模條ml(3)中一相鄰掩模間隙(例如332g)，在平行於多個掩模條的方向上具有一偏移量。此偏移量至少為掩模間隙的長度(例如301)或掩模區的寬度(例如302)。
多個第二掩模區中相鄰的掩模區ma2(j)與ma2(j+1)在正交於多個掩模條的方向(例如x方向)上通過多個掩模條的一間距(例如p2)具有一偏移量。舉例來說，當j＝2，多個第二掩模區中的掩模區ma2(2)與ma2(3)在正交於多個掩模條的方向上通過多個掩模條的一間距p2具有一偏移量。圖4所述在正交於多個掩模條的方向上的掩模條的間距p2為圖1所述在正交於多個條狀材料的方向上的條狀材料的第一間距p1的兩倍。
在多個掩模材料條中，一最左邊的掩模條(例如ml(1))可具有一第二區段(例如312)且/或一最右邊的掩模條(例如ml(4))具有一第一區段(例如位於掩模間隙341g上，未示出)。多個掩模區中的掩模區ma(j)與多個第二掩模區中的掩模區ma2(j)並未連接最左邊的掩模條的第二區段(例如312)，也未連接最右邊的掩模條的第一區段。在圖4所示的實施例中，最左邊的掩模條的第二區段(例如312)與最右邊的掩模條的第一區段可作為虛設條(dummyline)。在一實施例中，此些虛設條可為鏡像，端視布線與電路設計而定。
在一自對準雙重圖案化製程中，例如圖5～20所述的製程，掩模中最左邊的掩模條的第二區段與最右邊的掩模條的第一區段，可用以作為製造如圖2所述兩個左側條的第二區段(例如圖2的112、122)與兩個右側條的第一區段的虛設條。
圖5至20示出了使用例如圖3所述的掩模於基板上執行一自對準雙重圖案化製程，以製造如圖1所述的多個條狀材料與連接多個條狀材料的區段的複述著陸區。
圖5至12與圖13至20示出了在一自對準雙重圖案化製程中使用相同掩模(例如圖3的300)的製造步驟。不同之處在於圖5至12示出的是如圖3所示通過兩個掩模條之間的一掩模區的aa線所切的剖面，而圖13至20示出了如圖3所示通過一掩模條中的一掩模間隙的bb線所切的剖面。圖5至20示出的剖面位於x-z平面，其中z方向正交於如圖1～4所示的x-y平面。在此所述利用掩模的自對準雙重圖案化製程，使條s(i)在正交於條狀材料的方向上具有一第一間距，而著陸區a(i)在正交於條狀材料的方向上具有一第二間距，第二間距為第一間距的兩倍。
圖5示出形成於一集成電路的基板上的掩模(例如圖3的300)，在x-z平面的剖面圖，此剖面圖是通過如圖3所示的兩個掩模條(例如331與342)之間的一掩模區(例如330a)的aa線所切的剖面圖。在本實施例的基板具有多層材料，從頂部至底部可包括介電抗反射塗層(darc)570、犧牲層560、半導體材料層550、絕緣層540、以及一刻蝕停止層530。犧牲層560例如為進階圖案膜(apf)，半導體材料層550例如為非晶矽，絕緣層540可包括金屬間介電(imd)氧化物，刻蝕停止層530可包括氮化矽(sin)。這些材料層可形成於一集成電路的陣列區域520上，集成電路包括一存儲單元陣列。
圖5示出一掩模條(例如圖3的311)的剖面(例如581)、一相鄰掩模條(例如圖3的321)的剖面(例如582)以及一掩模區ma(3)(例如圖3的330a)的剖面(例如583)，掩模區ma(3)連接掩模條ml(3)的第一區段(例如圖3的331)至掩模條ml(4)的第二區段(例如圖3的342)。掩模區ma(3)(例如圖3的330a)設置於掩模條ml(3)與掩模條ml(4)之間。
圖6示出了使用掩模300(圖3)刻蝕犧牲層(犧牲材料)560，停止於半導體材料層550，以及移除掩模300的結果。刻蝕步驟使用掩模(例如圖3的300)，並產生多個犧牲條(例如661與662)與多個犧牲區(例如663)，多個犧牲條與多個犧牲區對應於圖5所示的多個掩模條(例如581、582)與多個掩模區(例如583)。
圖7示出了沉積間隔物材料(例如790)於包括多個犧牲條(例如661與662)與多個犧牲區(例如663)的部分製成集成電路上的結果，間隔物材料例如為低溫氧化物。
圖8示出了刻蝕間隔物材料(例如圖7的790)以形成多個側壁間隔物於多個犧牲層與犧牲區上的結果。舉例來說，側壁間隔物891a與891b形成於犧牲條661上，側壁間隔物892a與892b形成於犧牲條662上，而側壁間隔物893a與893b形成於犧牲區663上。
圖9示出了在形成多個側壁間隔物於多個犧牲層與犧牲區後，移除多個犧牲層與犧牲區的結果。在移除多個犧牲層與犧牲區後，側壁間隔物(例如891a、891b、892a、892b、893a、893b)保留於半導體材料層550上。
圖10示出了使用側壁間隔物作為一刻蝕掩模，刻蝕半導體材料層550的結果。
圖11示出了刻蝕位於半導體材料層550下的絕緣層540，以形成多個溝槽(例如1111～1116、1119)於絕緣層內的結果。由於側壁間隔物與絕緣層(例如540)包括氧化材料，使側壁間隔物(例如891a、891b、892a、892b、893a、893b)在刻蝕製程中被移除，以形成多個溝槽(例如1111～1116、1119)。
圖12示出了沉積一材料層於溝槽(例如1111～1116)中，以形成多個條狀材料與多個著陸區的結果。材料層可包括導電材料，例如銅。圖12所示的剖面可對應於通過圖1所示的著陸區的cc線所切的剖面。舉例來說，圖12所示的條1291、1292、1293、1294、1295與1299可對應於圖1所示的條1、2、3、4與5的第一區段與條9的第二區段。圖12所示的區1296可對應於圖1所示連接條s(6)的第一區段(例如161)至條s(8)的第二區段(例如182)的著陸區160a，其中著陸區160a設置於條s(7)的第一區段與第二區段(例如171與172)之間。在沉積材料層於溝槽後，多個條狀材料與多個著陸區被平坦化。多個條狀材料與多個著陸區可設置於一金屬層，例如金數層2。
圖13至20示出了通過如圖3所示一掩模條的掩模間隙，以bb線所切的製造步驟的剖面圖。圖13是形成於一集成電路的基板上的掩模(例如圖3的300)的剖面圖，此剖面圖是通過如圖3所示的一掩模條的掩模間隙的bb線所切的剖面圖。基板可具有如圖5所述的多層材料。
圖13是一掩模條ml(1)(例如圖3的311)的第一區段在x-z平面的剖面(例如1381)、一相鄰掩模條ml(2)(例如圖3的321)的第一區段在x-z平面的剖面(例如1382)以及一掩模條ml(4)(例如圖3的342)的第二區段在x-z平面的剖面(例如583)。圖13也示出掩模間隙1383設置於剖面1382與1384之間。圖13所示的掩模間隙1383對應於圖3所示的掩模間隙331g，在平行於多個掩模條的一方向上設置於掩模條ml(3)(例如331、332)的第一區段與第二區段之間，且在正交於多個掩模條的一方向上設置於掩模條ml(2)的第一區段與ml(4)(例如圖3的321、342)第二區段之間。
圖14示出使用掩模300(圖3)刻蝕犧牲層(犧牲材料)560，停止於半導體材料層550，以及移除掩模300的結果。刻蝕步驟使用掩模(例如圖3的300)，並產生多個犧牲條(例如1461、1462、1464)，多個犧牲條對應於圖13所示的多個掩模條(例如1381、1382、1384)。刻蝕步驟形成一間隙(例如1463)介於犧牲層(犧牲材料)560中的犧牲條(例如1462與1464)之間，且對應於圖13所示的掩模間隙1383。
圖15示出了沉積間隔物材料(例如790)於包括多個犧牲條(例如1461、1462、1464)與間隙(例如1463)的部分製成集成電路上的結果，間隙(例如1463)介於犧牲層(犧牲材料)560中的犧牲條(例如1462與1464)之間，間隔物材料例如為低溫氧化物。
圖16示出了刻蝕間隔物材料(例如圖7的790)以形成多個側壁間隔物於多個犧牲層與犧牲區上的結果。舉例來說，側壁間隔物1691a與1691b形成於犧牲條1461上，側壁間隔物1692a與1692b形成於犧牲條1462上，而側壁間隔物1694a與1694b形成於犧牲區1464上。
圖17示出了在形成多個側壁間隔物於多個犧牲層後，移除多個犧牲條(例如1461、1462、1464)的結果。在移除多個犧牲層後，側壁間隔物(例如1691a、1691b、1692a、1692b、1694a、1694b)保留於半導體材料層550上。
圖18示出了使用側壁間隔物作為一刻蝕掩模，刻蝕半導體材料層550的結果。
圖19示出了使用側壁間隔物作為一刻蝕掩模，刻蝕位於半導體材料層550下的絕緣層540，以形成多個溝槽(例如1911～1915、1918、1919)於絕緣層內的結果。
圖20示出了沉積一材料層於溝槽(例如1911～1915、1918、1919)中，以形成多個條狀材料與多個著陸區的結果。材料層可包括導電材料，例如銅。圖20所示的剖面可對應於通過圖1所示的著陸區的dd線所切的剖面。舉例來說，圖20所示的條2091、2092、2093、2094、2098與2099可對應於圖1所示的條1、2、3與4的第一區段與條8、9的第二區段。圖20所示的區2095可對應於圖1所示連接條s(5)的第一區段(例如151)至條s(7)的第二區段(例如172)的著陸區150a，其中著陸區150a設置於條s(6)的第一區段與第二區段(例如161與162)之間。在沉積材料層於溝槽後，多個條狀材料與多個著陸區被平坦化。多個條狀材料與多個著陸區可設置於一金屬層，例如金數層2。
圖21a示出了一著陸區與相鄰的條狀材料在x-z平面的剖面圖。圖21a所示的著陸區(例如2103)與相鄰的條狀材料(例如2102、2104)可對應於圖12所示的著陸區(例如1296)與相鄰的條狀材料(例如1295、1299)，或對應於圖20所示的著陸區(例如2095)與相鄰的條狀材料(例如2094、2098)。為了簡化，著陸區與相鄰的條狀材料之間的絕緣材料在圖21a與21b中被省略。
一層內連接器(例如2101)可形成於著陸區上，舉例來說在著陸區與相鄰的條狀材料使用不銅的圖案化步驟。條狀材料在正交於條狀材料的一方向(例如x方向)上具有一第一間距，而著陸區在正交於條狀材料的方向上具有一第二間距，第二間距為第一間距的兩倍。第一間距(例如p1)與第二間距(例如p2)示於圖1。在本發明實施例中，層內連接器的寬度小於第二間距。
圖21b是一蓋區(cappingarea)與相鄰的條狀材料在x-z平面的剖面圖，相較於圖21a所示的著陸區更高層。圖21b所示位於較高層的蓋區(例如2114)與相鄰的條狀材料(例如2112與2114)可與圖21a所示位於較低層的著陸區(例如2103)與相鄰的條狀材料(例如2102與2104)對齊，且與較低層的著陸區(例如2103)與相鄰的條狀材料(例如2102與2104)同樣具有緊密的間距。位於較低層與較高層的條狀材料與著陸區可包括高密度圖案化條狀材料與著陸區，如圖1、2所述。層內連接器(例如2101)可連接位於較低層的著陸區(例如2103)至位於較高層的蓋區(例如2114)。
圖22a示出了圖3、4所示的，除了包括掩模條ml(j)的掩模以外的一第二掩模。第二掩模2200包括在x-y平面所示的掩模區2201與2202，用以切斷如圖1、2所示的多個條狀材料s(i)的端點。第二掩模也可包括其他圖案(例如掩模區與開放區)，以製造集成電路周圍區域的元件。周圍區域的元件舉例來說可包括控制器、電壓產生器、地址產生器、通用解碼器、柵極、圖案化金屬層等。圖22b示出了使用第二掩模切斷條狀材料s(i)後的端點。圖22a與22b皆示於x-y平面。
圖23為一電路圖，示出了在一存儲單元區塊中的x-y平面的nand串行的實施例，存儲單元區塊連接於一3d存儲器中的局部與全局字符線驅動器，其中可使用如圖1、2所示的多個條狀材料中的材料條。
nand串行對應於存儲單元的四頁：頁0、頁1、頁2與頁3。nand串行共享偶數與奇數接地選擇線(groundselectline,gsl)於偶數與奇數頁，且具有分開的串行選擇線(stringselectline,ssl)，在區塊的相反端的偶數與奇數位線接觸結構耦接於全局位線bl-n，且耦接於偶數與奇數共享源極(cs)線2320與2321。串行通過分別的第一串行選擇開關(例如2330、2331、2332與2333)連接對應的全局位線bl-至bl-30，第一串行選擇開關也可稱為串行選擇線開關(sslswitch)。串行通過分別的第二串行選擇開關(例如2340、2341)連接至平面的偶數與奇數共享源極線，第二串行選擇開關也可稱為接地選擇開關(groundselectswitch)。存儲單元區塊中的多個nand串行具有位於第一串行選擇開關與第二串行選擇開關之間的通道線，且nand串行共享位於第一串行選擇開關與第二串行選擇開關之間的一組字符線(例如wl0-wl1、…、wl(i-n-2)、wl(i-n-1)、wl(i-n)、…、wl(i)、…、wl(i+n)、wl(i+n+1)、wl(i+n+2)、…、wl62-wl63)。存儲器可包括一組局部字符線驅動器(例如2360～2370)，縮寫為lwld，以驅動存儲單元的選擇區塊中的一組字符線中個別的字符線。
存儲器可包括一組全局字符線(例如2311g)，全局字符線在存儲單元區塊內連接於一組局部字符線驅動器(例如2360～2370)。存儲器包括一全局字符線驅動器(例如2311)，可驅動全局字符線(例如2311g)，在本實施例中具有n條平行的全局字符線，可連接通過一局部字符線解碼器(例如2380)在存儲器中選擇的存儲單元區塊，以及連接局部字符線驅動器。雖然在本實施例中僅示出了偶數或奇數頁其中之一，然而全局字符線可連接於存儲器中許多區塊局部字符線驅動器。在本發明實施例中，例如圖1、2所示的高密度圖案化條狀材料與著陸區，可執行於全局字符線(例如2311g)，連接全局字符線驅動器(例如2311)至局部字符線驅動器(例如2360～2370)。
一全局字符線解碼器(例如2390)，縮寫為gwl，使用在一圖案化導電層中的導體(例如2395)連接於全局字符線驅動器。導體可傳遞一或多個輸出信號至全局字符線驅動器。一局部字符線解碼器(例如2380)，縮寫為lwl，使用在一圖案化導電層中的導體連接於局部字符線驅動器(例如2360～2370)，以連接開關信號、偏壓信號、地址信號及/或其他控制信號至局部字符線驅動器。來自局部字符線解碼器2380的連接可包括一控制信號線2385，控制信號線2385傳遞控制信號至區塊的局部字符線驅動器組中的第一子集合內的每個局部字符線驅動器，並傳遞控制信號至區塊的局部字符線驅動器組中的第二子集合內的每個局部字符線驅動器。
一局部字符線驅動器(例如2366)可包括n型金屬氧化半導體(nmos)電晶體，n型金屬氧化半導體電晶體具有一輸入端、一輸出端以及一控制柵極，輸入端連接至全局字符線組中的一全局字符線(例如2311g)，輸出端連接字符線組中的一字符線(例如wl(i+n))，控制柵極連接來自一局部字符線驅動器(例如2390)的一控制信號。全局字符線驅動器(例如2311)可包括一層移位器(shifter)，移位器依據來自全局字符線解碼器(例如2390)的一或多個輸出信號，位移輸出電壓準位。舉例來說，層位移器可依據頁抹除操作的需求、依據讀取、寫入與區塊抹除操作的需求改變輸出電壓準位。
如圖1、2所示的高密度圖案化條狀材料與著陸區，可用於其他集成電路應用。舉例來說，包括一存儲陣列的集成電路可包括一頁緩衝器，頁緩衝器耦接於存儲陣列、一數據路徑、一ecc電路等。頁緩衝器可包括感測放大器(senseamplifier)與程序化緩衝器(programbuffer)。頁緩衝器中的感測放大器與程序化緩衝器可通過數據線耦接於存儲陣列。數據路徑可耦接於一輸入/輸出系統，交替地可耦接於集成電路的外部電路。在本發明實施例中，如圖1、2所示的高密度圖案化條狀材料與著陸區可用做數據線，耦接頁緩衝器與存儲陣列。
以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。