I/o單元及集成電路晶片的製作方法

2023-08-09 11:51:41

專利名稱：I/o單元及集成電路晶片的製作方法
技術領域：
本發明涉及半導體集成電路設計領域，特別涉及I/O單元及集成電路晶片。
背景技術：
隨著半導體器件功能的日趨複雜及尺寸的日趨減小，其所能承受的靜電放電 (ESD，Electro Static Discharge)電壓的上限值也不斷減小。因而，在半導體集成電路設 計時，經常採用各種靜電放電保護設計對於集成電路晶片內部的半導體器件進行保護。目前，比較常用的一種靜電放電保護設計是在集成電路晶片的輸入/輸出(I/ 0)單元中集成靜電放電保護電路，並將所述靜電放電保護電路與I/O單元中的相應焊盤 (PAD)相連。圖1為現有技術的一種I/O單元的結構示意圖。參照圖1所示，所述I/O單元 包括縱向相鄰分布的焊盤10、N型靜電放電保護電路20、P型靜電放電保護電路30及I/ 0邏輯電路40。其中，N型靜電放電保護電路20指由NMOS管構成的靜電放電保護電路，P 型靜電放電保護電路30指由PMOS管構成的靜電放電保護電路，I/O邏輯電路40通常包括 一些輸入/輸出的接口電路，例如電壓泵等。所述N型靜電放電保護電路20處布局有接地 線50，所述P型靜電放電保護電路30處布局有電源線60。所述N型靜電放電保護電路20 和所述P型靜電放電保護電路30可根據實際的靜電放電保護需求而擇一與焊盤相連，或共 同與焊盤相連。所述I/O單元由於其縱向相鄰分布而具有較好的布局對稱性，非常適合於採用這 種I/O單元的集成電路晶片進行自動布局布線。圖2所示為具有上述I/O單元的一種集成 電路晶片結構示意圖。參照圖2所示，通過將所述I/O單元添加至自動布局布線軟體的單 元庫中，則自動布局布線軟體就可根據集成電路晶片1中核心電路的位置及剩餘的可布局 布線面積，對所述I/O單元的位置進行自動分配，並根據設計進行自動布線。然而，從圖2中也可看到，雖然所述I/O單元的縱向相鄰分布結構具有較好的布局 對稱性，但基於避免產生閂鎖效應的設計規則，P型靜電放電保護電路和N型靜電放電保護 電路之間必需保留很大間距。如此，I/O單元所佔面積很大，使得集成電路晶片1的核心電 路區域(圖2中虛線框範圍)的可布局布線面積很小，大大增加了所述核心電路區域的布 局布線難度，因此在布局布線時會產生大量的空間浪費。同時，由於I/O單元所佔面積很大 造成了集成電路晶片1轉角浪費的面積也很大，因此整個集成電路晶片1的面積會大大增 加。

發明內容
本發明解決現有技術包含靜電放電保護電路的I/O單元面積較大，使得集成電路 晶片中核心電路區域的可布局布線面積很小且集成電路晶片面積很大的問題。為解決上述問題，本發明提供一種I/O單元，包括橫向分布的N型靜電放電保護 電路、P型靜電放電保護電路、焊盤以及I/O邏輯電路，其中N型靜電放電保護電路和P型 靜電放電保護電路由焊盤隔離，N型靜電放電保護電路與接地線相連，P型靜電放電保護電路與電源線相連。相應地，本發明還提供一種包括上述I/O單元的集成電路晶片，其中，各相鄰I/O 單元中相鄰部分為同類型電路。與現有技術相比，上述I/O單元及集成電路晶片具有以下優點靈活運用焊盤隔 離了 N型靜電放電電路和P型靜電放電電路，滿足了避免產生閂鎖效應的設計規則，則I/O 單元的面積就可減小很多。相應地，也能夠提供集成電路晶片中核心電路區域較大的可布 局布線面積，減小了所述核心電路區域的布局布線的難度。並且，由於I/O單元面積的減小，在核心電路區域面積一定的情況下，所述集成電 路晶片具有更小的面積。


圖1是現有技術的一種I/O單元的結構示意圖；圖2是具有圖1所示I/O單元的一種集成電路晶片的結構示意圖；圖3是本發明I/O單元的一種實施例的結構示意圖；圖4是圖3所示I/O單元應用於集成電路晶片的一種實施例示意圖。
具體實施例方式參照圖3所示，本發明I/O單元的一種實施例包括橫向相鄰分布的N型靜電放電 保護電路200、焊盤100、P型靜電放電保護電路300以及I/O邏輯電路400。其中，N型靜 電放電保護電路200指由NMOS管構成的靜電放電保護電路，P型靜電放電保護電路300指 由PMOS管構成的靜電放電保護電路，I/O邏輯電路400通常包括一些輸入/輸出的接口電 路，例如電壓泵等。所述N型靜電放電保護電路200與接地線連接。具體地說，所述接地線 包括第一接地線501和第二接地線502，所述第一接地線501和第二接地線502垂直相連， 所述N型靜電放電保護電路200與所述第一接地線501相連。所述P型靜電放電保護電路 300與電源線連接。具體地說，所述電源線包括第一電源線601和第二電源線602，所述第 一電源線601和第二電源線602垂直相連，所述P型靜電放電保護電路300與所述第一電 源線601相連。所述第一接地線501與N型靜電放電保護電路200的連接方式以及第一電 源線601與P型靜電放電保護電路300的連接方式，可以是圖3所示的第一接地線501覆 蓋所述N型靜電放電保護電路200、第一電源線601覆蓋所述P型靜電放電保護電路300的 方式，也可以是通過導線連接的非覆蓋的連接方式(圖3未示)。此外，第二接地線502及 第二電源線602的上下位置可根據實際設計需求而調整。上述實施例中，N型靜電放電保護電路200和P型靜電放電保護電路300由焊盤 100隔離，因此能夠借用焊盤尺寸滿足避免產生閂鎖效應的設計規則。由此，所述I/O單元 中的N型靜電放電保護電路200、焊盤100、P型靜電放電保護電路300以及I/O邏輯電路 400都可保持較小的間距。例如，可在集成電路晶片的設計要求允許的前提下，使得各部分 都保持工藝上的最小間距。從而，所述I/O單元的面積就可較大程度地減小。以下通過圖3所示I/O單元應用於集成電路晶片的實例進行進一步說明。參照圖4所示，集成電路晶片2具有6個引腳，所述6個引腳各自通過集成電路芯 片2中的6個I/O單元中的焊盤引出。所示6個I/O單元分布於所述集成電路晶片2的周邊，其中一個I/O單元還分布於集成電路晶片2的轉角處，各I/O單元中的第二接地線502 和第二電源線602各自相連。並且，相鄰的I/O單元中相鄰部分均為同類型電路。例如，核 心電路區域(虛線框範圍)上方的兩個相鄰的I/O單元中，相鄰部分都為I/O邏輯電路。而 核心電路區域下方的三個相鄰的I/O單元中，兩個相鄰部分分別都為I/O邏輯電路和N型 靜電放電保護電路。對比圖2和圖4可以發現，對於同樣是6個引腳的集成電路晶片，本發明實施例的 I/O單元相對於現有技術的I/O單元，不僅在集成電路晶片2的周邊，而且在集成電路晶片 2的轉角處，其面積都有了較大的減小。具體地說，不同於現有技術的I/O單元結構，本實施例的I/O單元可以橫向放置在 集成電路晶片2中，大大減小了 I/O單元所佔的面積，I/O單元所佔面積的減小使得可用於 核心電路布局布線的區域更趨於正方形，在降低布局布線難度的同時，可以使得這些布線 區域的利用率最大化，也就減少了核心電路的面積。同時I/O單元所佔面積的減小使得在 集成電路晶片2轉角處所用掉的轉角面積也比以前大大減小。並且，圖4中第二接地線502和第二電源線602都有各自獨立的布線空間，其間並 不包含任何電路，相應可選擇更多的金屬層來構成第二接地線502和第二電源線602。從 而，對於布線資源的調配也更有利。從另一方面來說，對於同樣的核心電路面積，由於本發明實施例的I/O單元的面 積遠小於現有技術的I/O單元的面積，因此採用本發明實施例的I/O單元的集成電路晶片 的面積也要遠小於採用現有技術的I/O單元的集成電路晶片的面積。雖然本發明已以較佳實施例披露如上，但本發明並非限定於此。任何本領域技術 人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應 當以權利要求所限定的範圍為準。
權利要求
1.一種I/O單元，其特徵在於，包括橫向分布的N型靜電放電保護電路、P型靜電放電 保護電路、焊盤以及I/O邏輯電路，其中N型靜電放電保護電路和P型靜電放電保護電路由 焊盤隔離，N型靜電放電保護電路與接地線相連，P型靜電放電保護電路與電源線相連。
2.如權利要求1所述的I/O單元，其特徵在於，所述接地線包括第一接地線和第二接地 線，所述第一接地線和第二接地線垂直相連，所述第一接地線和N型靜電放電保護電路相 連。
3.如權利要求2所述的I/O單元，其特徵在於，所述第一接地線覆蓋N型靜電放電保護 電路。
4.如權利要求2所述的I/O單元，其特徵在於，所述電源線包括第一電源線和第二電源 線，所述第一電源線和第二電源線垂直相連，所述第一電源線和P型靜電放電保護電路相 連。
5.如權利要求4所述的I/O單元，其特徵在於，所述第一電源線覆蓋P型靜電放電保護 電路。
6.一種包括權利要求1至5任一項所述的I/O單元的集成電路晶片，其中，各相鄰I/O 單元中相鄰部分為同類型電路。
7.一種包括權利要求4所述的I/O單元的集成電路晶片，其中，各相鄰I/O單元中的第 二接地線、第二電源線各自相連。
全文摘要
一種I/O單元及集成電路晶片。所述I/O單元包括橫向分布的N型靜電放電保護電路、P型靜電放電保護電路、焊盤以及I/O邏輯電路，其中N型靜電放電保護電路和P型靜電放電保護電路由焊盤隔離，N型靜電放電保護電路與接地線相連，P型靜電放電保護電路與電源線相連。所述I/O單元的面積較小，相應提供給集成電路晶片的核心電路區域的可布局布線面積更大，減小了核心電路區域布局布線的難度。在核心電路面積一定的情況下，包括所述I/O單元的集成電路晶片具有更小的面積。
文檔編號G11C7/24GK102054523SQ20091019846
公開日2011年5月11日 申請日期2009年11月4日 優先權日2009年11月4日
發明者何軍, 單毅 申請人:上海宏力半導體製造有限公司