利用保護性側壁鈍化的磁性元件的製作方法
2023-07-26 22:19:21
專利名稱：利用保護性側壁鈍化的磁性元件的製作方法
技術領域：
本發明的實施例涉及磁性元件裝置。更具體來說，本發明的實施例涉及包括用於與其它晶片上元件隔離的鈍化層的磁性元件。
背景技術：
磁電子裝置(還被稱作自旋電子裝置)用於眾多信息技術中，且針對非易失性的、 可靠的、抗輻射的且高密度的數據存儲和檢索而提供。磁電子裝置的實例包括(但不限於) 磁性隨機存取存儲器(MRAM)、磁性傳感器和磁碟驅動器的讀取/寫入頭。通常，例如磁性存儲器元件的磁電子裝置具有包括由至少一個非磁性層分離的多個鐵磁性層的結構。信息作為磁化向量在磁性層中的方向而存儲於磁性存儲器元件中。一個磁性層中的磁化向量(例如)經磁性固定或栓定，而另一磁性層的磁化方向在分別稱作 「平行」狀態與「反向平行」狀態的相同方向與相反方向之間自由切換。響應於平行狀態和反向平行狀態，磁性存儲器元件表示兩個不同電阻。電阻在兩個磁性層的磁化向量在大體上相同的方向上指向時具有最小值，且在所述兩個磁性層的磁化向量在大體上相反方向上指向時具有最大值。因此，對電阻的改變的檢測允許例如MRAM裝置等裝置檢測存儲於磁性存儲器元件中的信息。圖IA和圖IB分別說明處於平行狀態和反向平行狀態中的被稱為磁性隧道結元件的一類型的磁性存儲器元件。如圖示，磁性隧道結(MTJ)元件100可由被絕緣(隧道勢壘)層120分離的兩個磁性層110和130形成，所述磁性層中的每一者可保持一磁場。所述兩個層中的一者(例如， 固定層110)被設定成特定極性。另一層(例如，自由層130)的極性132自由改變以與可施加的外部磁場的極性匹配。所述自由層130的極性132的改變將改變所述MTJ元件100的電阻。舉例來說，當所述極性對準時(圖1A)，存在低電阻狀態。當所述極性未對準時(圖 1B)，存在高電阻狀態。已簡化MTJ 100的說明，且所屬領域的技術人員應了解，所說明的每一層可包含一個或一個以上材料層，如此項技術中已知。與將數據作為電荷或電流存儲的常規RAM技術相比，MRAM使用例如MTJ 100的磁性元件以磁性方式存儲信息。MRAM具有使其成為通用存儲器的候選者的若干理想特性，例如，高速度、高密度(即，較小的位單元大小)、低電力消耗和不隨時間降級。然而，MRAM具有縮放性問題。具體來說，隨著位單元變小，用於切換存儲器狀態的磁場增大。因此，電流密度和電力消耗增大以提供較高磁場，因此限制MRAM的縮放性。與常規MRAM不同，自旋轉移力矩磁阻隨機存取存儲器(STT-MRAM)使用在電子通過薄膜(自旋過濾器)時變得自旋極化的電子。STT-MRAM還被稱為自旋轉移力矩 RAM(STT-RAM)、自旋力矩轉移磁化切換RAM(自旋RAM)和自旋動量轉移RAM(SMT-RAM)。在寫入操作期間，自旋極化的電子向自由層施加力矩，其可切換所述自由層的極性。讀取操作與常規MRAM相似處在於使用電流來檢測MTJ存儲元件的電阻/邏輯狀態，如上文所論述。 如圖2A中所說明，STT-MRAM位單元200包括MTJ 205、電晶體210、位線220和字線230。所述電晶體210針對讀取操作和寫入操作兩者接通以允許電流流過MTJ 205，以使得邏輯狀態可被讀取或寫入。參看圖2B，說明STT-MRAM單元201的更詳細圖以用於進一步論述讀取/寫入操作。除例如MTJ 205、電晶體210、位線220和字線230的先前所論述的元件外，還說明源極線M0、讀出放大器250、讀取/寫入電路260和位線基準270。如上文所論述，STT-MRAM 中的寫入操作為電性的。讀取/寫入電路260在所述位線220與所述源極線240之間產生寫入電壓。依據位線220與源極線240之間的電壓的極性，所述MTJ 205的自由層的極性可改變，且因此，可將邏輯狀態寫入到所述單元201。同樣地，在讀取操作期間，產生讀取電流，其流過在所述位線220與所述源極線240之間的MTJ 205。當準許所述電流經由電晶體210流動時，可基於所述位線220與所述源極線240之間的電壓差來確定所述MTJ 205的電阻(邏輯狀態)，將所述電壓差與基準270進行比較且接著由讀出放大器250放大。所屬領域的技術人員應了解，存儲器單元201的操作和構造在此項技術中為已知的。 額外細節提供於(例如)M.細見(M. Hosomi)等人的「具有自旋轉移力矩磁阻磁化切換的新穎的非易失性存儲器自旋 RAM(ANovel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching :Spin-RAM) IEDM ^ (2005) (proceedings of IEDM conference (2005))中，其全部內容以引用的方式併入本文中。將STT-MRAM嵌入到亞IOOnm CMOS邏輯裝置中的關鍵挑戰為，在不實質上影響良率和可靠性的情況下，將MTJ堆疊(例如，層110、120和130整體地)與常見後段工藝 (BEOL)互連件(例如，接點、絕緣體、金屬層級、晶片到封裝連接件的接合點等)集成。問題在於可能在BEOL處理期間損壞MTJ，或與MTJ相關的移動離子和其它汙染物可使BEOL層級間電介質(ILD)降級。當通過精細間距互連件(例如，用以實現較小存儲器單元)結合常用於亞IOOnm CMOS裝置的ILD來安置MTJ時，集成尤其具挑戰性。MTJ需要不僅在整個製造步驟中形成並遵照指定特性，而且可靠地起作用。此外，併入用於MTJ的各種材料需要不會不利地影響BEOL互連件。即，應允許相對少的移動離子或汙染物進入BEOL ILD中或不允許移動離子或汙染物進入BEOL ILD中。
發明內容
本發明的示範性實施例針對包括用於與其它晶片上元件隔離的鈍化層的磁性元件。一個實施例系針對一種包含磁性隧道結(MTJ)元件的設備。所述MTJ元件包含 第一鐵磁性層；第二鐵磁性層；絕緣層，其安置於所述第一鐵磁性層與所述第二鐵磁性層之間；以及MTJ鈍化層，其形成鄰近於所述第一鐵磁性層、所述第二鐵磁性層和所述絕緣層而安置的保護性側壁。另一實施例針對一種形成包括磁性隧道結(MTJ)元件的MTJ裝置的方法。所述方法包含形成第一鐵磁性層；形成第二鐵磁性層；形成安置於所述第一鐵磁性層與所述第二鐵磁性層之間的絕緣層；以及由鄰近於所述第一鐵磁性層、所述第二鐵磁性層和所述絕緣層而安置的保護性側壁形成MTJ鈍化層。另一實施例針對一種包含磁性隧道結(MTJ)元件的設備。所述MTJ元件包含第一鐵磁性層；第二鐵磁性層；絕緣層，其安置於所述第一鐵磁性層與所述第二鐵磁性層之間；以及MTJ鈍化裝置，其鄰近於所述第一鐵磁性層、所述第二鐵磁性層和所述絕緣層而安置， 以用於至少部分地使所述MTJ元件與幹擾電隔離和磁隔離。
呈現附圖以輔助描述本發明的實施例，且提供附圖僅是為了說明實施例而非對其加以限制。圖IA和圖IB分別說明處於平行狀態和反向平行狀態中的被稱為磁性隧道結元件的一類型的磁性存儲器元件。圖2A和圖2B說明自旋轉移力矩磁阻隨機存取存儲器(STT-MRAM)單元。圖3說明包括鈍化層的MTJ元件。圖4說明包括鈍化層的MTJ裝置的一部分的橫截面層圖。圖5說明包括鈍化層和輔助屏蔽膜的MTJ元件。圖6說明包括鈍化層和輔助屏蔽膜的MTJ裝置的一部分的橫截面層圖。圖7說明包括鈍化層和部分輔助屏蔽膜的MTJ裝置的一部分的橫截面層圖。圖8說明包括通過MTJ掩模圖案化的頂部電極的MTJ裝置的一部分的橫截面層圖。圖9說明製造MTJ裝置的方法。圖10說明包括MTJ元件的STT-MRAM電路。
具體實施例方式本發明的實施例的方面揭示於針對本發明的特定實施例的以下描述和相關圖式中。可在不脫離本發明的範圍的情況下設計替代實施例。另外，將不會詳細描述本發明的眾所周知的元件，或將省略所述元件，以免混淆本發明的實施例的相關細節。本文中將詞「示範性」用以指「充當一實例、例子或說明」。本文中被描述為「示範性」的任何實施例沒有必要解釋為比其它實施例優選或有利。同樣，術語「本發明的實施例」 不要求本發明的所有實施例包括所論述的特徵、優點或操作模式。如「背景技術」中所論述，磁性隧道結(MTJ)元件與後段工藝(BEOL)互連件的集成已常規上在BEOL處理期間使MTJ元件降級，並允許移動離子和MTJ汙染物不利地影響互連件自身。因此，本發明的實施例提供具有由薄的、保護性鈍化層包封的若干側壁的MTJ堆疊。可使用遵循MTJ蝕刻的常見CMOS方案來製造既為電絕緣膜也為磁絕緣膜的此層。所述層可形成得足夠薄以便不會影響單元布局，但仍足夠厚以不僅在整個製造過程中而且在現場裝置操作期間充當保護性層。圖3說明根據本發明的一實施例的包括鈍化層的MTJ元件。如圖示，MTJ 300由被絕緣(隧道勢壘)層320分離的兩個磁性層310和330形成，所述磁性層中的每一者能夠保持一磁場。MTJ 300進一步包括MTJ鈍化層340。MTJ鈍化層340形成鄰近於其它MTJ層310、320和330(統稱為MTJ堆疊)的側壁。雖然術語「鄰近」在本文中用以描述所述MTJ鈍化層340的相對於所述MTJ堆疊的定向，但所屬領域的技術人員應了解，所述MTJ鈍化層340不需與所述MTJ堆疊直接物理接觸，因為事實上其它層 (未圖示)可在物理上介入。其相對定向的重要方面僅為，MTJ鈍化層340介於所述MTJ堆疊與任何互連件之間，從而在BEOL處理和後續裝置操作兩者期間形成抵抗移動離子和其它汙染物的勢壘。因此，如本文中所使用的術語「鄰近」打算僅傳達MTJ鈍化層340與所述 MTJ堆疊的相對定向，且無意暗示直接的物理接觸。MTJ鈍化層340為用以使所述MTJ堆疊與各種互連件既電絕緣又磁絕緣的膜。舉例來說，MTJ鈍化層340可形成為鄰近於層310、320和330的MTJ堆疊的電介質側壁。可使用遵循MTJ蝕刻的常見CMOS方案來製造MTJ鈍化層340。MTJ鈍化層340可由用於CMOS 製造中的一種或多種眾所周知的材料形成。舉例來說，MTJ鈍化層340可為電介質層，且可
由二氧化矽、碳化矽、氮化矽等形成。MTJ鈍化層340可形成得足夠薄以便不會影響單元布局，但仍足夠厚以充當保護性層。舉例來說，厚度可在約5nm到約IOOnm的範圍中。藉以形成MTJ鈍化層340的厚度為專用的，且取決於所使用的CMOS技術的特徵大小。圖4說明根據本發明的一實施例的包括鈍化層的MTJ裝置的一部分的橫截面層圖。如圖示，所述裝置包括MTJ元件440。MTJ 440可形成為根據以上描述中的任一者的層的堆疊(例如，MTJ 100、300等)。安置於層級間電介質(ILD)430中的兩個金屬層級 410和420在所述MTJ 440的任一側形成電連接。底部電極412和頂部電極422分別形成 MTJ 440與兩個金屬層級410和420之間的電接觸。對於層間隔離，整體鈍化層480可形成於所述兩個金屬層級410與420之間。應了解，整體鈍化層480為任選特徵，其可根據一個或一個以上實施例提供額外層間隔離，但可視需要根據其它實施例而省略。所述整體鈍化層480可由碳化物、氮化物或氧化物等製成。此外，電介質層450(例如，SiC)可用作所述金屬層410與層級間介層通孔(未圖示)之間的絕緣勢壘，所述層級間介層通孔局部地連接所述兩個金屬層級410和420。MTJ鈍化層460鄰近於MTJ 440而形成以提供與ILD 430的隔離，如上文更詳細地描述。雖然未在圖4的橫截面圖中明確說明，但應了解，可在圍繞MTJ 440的連續膜側壁中形成MTJ鈍化層460以保護MTJ 440的所有側面。因為MTJ 440可能不一定佔據頂部電極 422與底部電極412之間的整個介入空間，所以可用例如碳化物、氮化物或氧化物等絕緣膜 470填充所述介入空間。根據其它實施例，由相對高的磁導率材料(例如，坡莫合金)製成的輔助屏蔽膜可鄰近於鈍化側壁而形成，以提供對MTJ元件的額外磁屏蔽和進一步的隔離。輔助屏蔽膜可用以減少MTJ上的熱機械應力，但在尚未是MTJ堆疊的一部分的情況下引入額外材料。圖5說明根據本發明的一實施例的包括鈍化層和輔助屏蔽膜的MTJ元件。如圖示，MTJ元件500包括層310到330的MTJ堆疊和鈍化層340，其根據圖3的設計而形成。此外，輔助屏蔽膜550鄰近於鈍化層340而形成。如上文所論述，輔助屏蔽膜 550提供高於由鈍化層340單獨提供的磁屏蔽的對MTJ 500的額外磁屏蔽。與MTJ鈍化層340相似，輔助屏蔽膜550可形成得足夠薄，以便不會影響單元布局，但仍足夠厚以充當屏蔽層。藉以形成輔助屏蔽膜550的厚度為專用的，且取決於所使用的CMOS技術的特徵大小。一般來說，較厚的輔助屏蔽膜550提供較佳屏蔽，但厚度可受頂部電極和底部電極的大小限制。圖6說明根據本發明的一實施例的包括鈍化層和輔助屏蔽膜的MTJ裝置的一部分的橫截面層圖。如圖示，圖6的裝置包括根據圖4的設計而形成的安置於ILD 430中的MTJ元件 440、兩個金屬層級410和420、底部電極412、頂部電極422、電介質層450、MTJ鈍化層460 和整體鈍化層480。然而，圖6的設計包括輔助屏蔽膜670來取代絕緣膜470，輔助屏蔽膜 670形成於頂部電極412與底部電極420之間的介入空間中。相對高磁導率的輔助屏蔽膜的使用可為理想的，因為裝置縮放到MTJ元件之間的較小間距，從而導致增大的相互幹擾。然而，輔助屏蔽膜的使用需要較多材料，且可能需要較大數目的製造工藝。因此，與圖5和圖6的設計相比，圖3和圖4的設計表示性能與成本之間的權衡，從而允許設計者使用本發明的各種實施例來滿足不同範圍的專用要求。此外，在一些實施例中，使用一種混合式方法，其中鄰近於所述MTJ鈍化層而形成所要厚度的部分輔助屏蔽膜，且用絕緣膜填充所述頂部電極與所述底部電極之間的剩餘空間。此混合式方法允許設計者通過在所要厚度範圍內形成輔助屏蔽膜來微調圖3到圖6的設計的權衡。圖7說明根據本發明的一實施例的包括鈍化層和部分輔助屏蔽膜的MTJ裝置的一部分的橫截面層圖。如圖示，圖7的裝置包括根據圖4和/或圖6的設計而形成的安置於ILD 430中的MTJ元件440、兩個金屬層級410和420、底部電極412、頂部電極422、電介質層450、MTJ 鈍化層460和整體鈍化層480。然而，圖7的設計包括形成於MTJ鈍化層460上的部分輔助屏蔽層772和形成於部分輔助屏蔽層772上的部分絕緣層774來取代圖6的整個輔助屏蔽層670和圖4的整個絕緣層470。關於上文所描述的接觸電極，圖4、圖6和圖7的設計包括形成為相等長度的頂部電極422和底部電極412。然而，根據一些實施例，可在不需要額外處理步驟的情況下使用 MTJ 440掩模自身將頂部電極422圖案化。這樣簡化了裝置的形成並降低了處理複雜性。圖8說明根據本發明的一實施例的包括通過MTJ掩模圖案化的頂部電極的MTJ裝置的一部分的橫截面層圖。如圖示，圖8的裝置包括根據圖4、圖6和/或圖7的設計而形成的安置於ILD 430 中的MTJ元件440、兩個金屬層級410和420、底部電極412、電介質層450、MTJ鈍化層460 和整體鈍化層480。圖8進一步說明介入區域870，其可根據前面的圖4、圖6或圖7的設計中的任一者來實施。然而，與前面的設計相比，圖8說明通過用於MTJ元件440的掩模圖案化的頂部電極822。頂部電極822因此僅橫跨MTJ元件440的寬度。此外，MTJ鈍化層460 還形成於頂部電極822的側面上。圖9說明根據本發明的一實施例的製造MTJ裝置的方法。參看圖3到圖8，在襯底或另一層(例如，底部電極41 上形成第一鐵磁性層 310/330 (方框910)。在所述第一鐵磁性層310/330上形成MTJ絕緣層320 (方框920)。在所述MTJ絕緣層320上形成第二鐵磁性層330/310 (方框930)。所述第一鐵磁性層310/330、 MTJ絕緣層320和第二鐵磁性層330/310 (統稱為MTJ堆疊310/320/330)形成MTJ元件440。 鄰近於所述MTJ堆疊310/320/330而形成MTJ鈍化層340/460 (方框940)。鄰近於所述MTJ 鈍化層340/460而形成輔助屏蔽層670/772和/或絕緣層470/774 (方框950)。在所述MTJ 堆疊310/320/330、MTJ鈍化層340/460、輔助屏蔽層670/772和/或絕緣層470/774上形成頂部電極422/822(方框960)。在需要時，可在所述金屬層410與層級間介層通孔(未圖示)之間形成整體鈍化層480，所述層級間介層通孔局部地連接所述兩個金屬層級410和 420(方框970)。而且，每一層可由一個或多個層(由一或多種材料製成)構成，且稱為形成於另一層上的層不一定需要與那個層直接接觸地形成。可根據眾所周知的CMOS處理技術形成每一層。應了解，圖9的流程圖意欲說明根據各種實施例的各種層形成，而無意傳達形成步驟的特定序列，因為不同實施例可能要求以不同序列形成不同層。舉例來說，當通過用於 MTJ元件440的掩模將所述頂部電極822圖案化時，如在圖8中，工藝序列使得頂部電極822 在MTJ鈍化層460之前形成。然而，當所述頂部電極422與用於MTJ元件440的掩模獨立地形成時，如在圖4、圖6和圖7中，工藝序列使得頂部電極422在MTJ鈍化層460之後形成。圖10說明根據本發明的一實施例的包括MTJ元件的STT-MRAM電路。所述電路包括位單元1001，所述位單元1001包括MTJ 1005和字線電晶體1010， MTJ 1005和字線電晶體1010耦合於位線(BL) 1020與源極線(SL) 1040之間。字線電晶體 1010從所述字線(未圖示)接收字線讀取電壓(WL_rd)。讀取隔離元件1050耦合到位線 1020以在寫入操作期間隔離讀出放大器1070。元件1050(例如，讀取多路復用器)可用以在讀取操作期間選擇位線中的一者，並提供讀出放大器隔離。如所屬領域的技術人員應了解，讀取隔離元件1050可以是可在讀取操作期間將所述讀出放大器1070耦合到所述位線 1020且可在寫入操作期間隔離讀出放大器1070的任何裝置或若干裝置的組合。舉例來說， 所述隔離元件1050可為與讀出放大器1070的輸入串聯耦合的傳輸柵極。然而，所屬領域的技術人員應了解，可使用例如多路復用器等其它裝置和/或若干裝置的組合。另外，所屬領域的技術人員應了解，本文中所說明的電路配置僅是為促進描述本發明的實施例的若干方面，且無意將所述實施例限於所說明的元件和/或布置。返回參看圖10，隔離元件1050可接收讀取啟用信號(rd_en)以與讀取操作進行協調。讀出放大器1070耦合到位線1020和基準1060。讀出放大器1070可用以通過在讀取操作期間放大讀出放大器1070的輸入處的位線1020與基準1060之間的電壓差來確定位單元1001的狀態。在讀取操作期間，電晶體1010為傳導的，且讀取電流流過MTJ 1005。 讀取隔離元件1050將為傳導的，且將產生與MTJ 1005的電阻成比例的電壓並在讀出放大器1070處被檢測到。如上文所論述，電阻將基於MTJ 1005的邏輯狀態而變化。因此，可讀取存儲於位單元1001中的數據。寫入驅動器1080和寫入隔離元件1082和1084耦合於位線1020與源極線1040之間，以使得能夠選擇位線和將數據寫入到位單元1001。可使用本文中所描述的技術來實施MTJ 1005以在BEOL處理期間免於降級，且使電路1000的剩餘部分與移動離子和其它MTJ汙染物隔離。舉例來說，可如圖3到圖8中的任一者所展示而實施和/或如9中所說明而製造MTJ 1005。雖然前述揭示內容展示本發明的說明性實施例，但應注意，在不脫離如由所附權利要求書界定的本發明的實施例的範圍的情況下，可在本文中作出各種改變和修改。舉例來說，雖然本文中所描述的用於製造磁性元件的技術已一般針對MTJ元件和STT-MRAM裝置，但所屬領域的技術人員應了解，鈍化層可結合各種磁電元件而用於各種應用中，以提供與其它晶片上元件的隔離。而且，因為可將待啟動的電晶體/電路修改為互補裝置(例如，互換的PMOS和NMOS裝置)，所以對應於所述電晶體/電路的特定邏輯信號可在適當時改變以實現所揭示的功能性。同樣地，無需以所展示的特定次序執行根據本文中所描述的本發明的實施例的方法的功能、步驟和/或動作。此外，雖然可以單數形式描述或主張本發明的元件，但除非明確規定限於單數形式，否則還可涵蓋複數形式。
權利要求
1.一種包含磁性隧道結(MTJ)元件的設備，其包含第一鐵磁性層； 第二鐵磁性層；絕緣層，其安置於所述第一鐵磁性層與所述第二鐵磁性層之間；以及 MTJ鈍化層，其形成鄰近於所述第一鐵磁性層、所述第二鐵磁性層和所述絕緣層而安置的保護性側壁。
2.根據權利要求1所述的設備，其中所述MTJ鈍化層是由電介質材料形成。
3.根據權利要求2所述的設備，其中所述MTJ鈍化層是由碳化矽形成。
4.根據權利要求1所述的設備，其中所述MTJ鈍化層是以在約5nm到約IOOnm的範圍中的給定厚度形成。
5.根據權利要求1所述的設備，其進一步包含輔助屏蔽層，其鄰近於所述MTJ鈍化層而安置以用於對所述MTJ元件進行磁屏蔽。
6.根據權利要求5所述的設備，其中所述輔助屏蔽層是由高磁導率材料形成。
7.根據權利要求6所述的設備，其中所述輔助屏蔽層是由坡莫合金形成。
8.根據權利要求1所述的設備，其進一步包含 絕緣層，其鄰近於所述MTJ鈍化層而安置。
9.根據權利要求8所述的設備，其中所述絕緣層是由碳化物、氮化物或氧化物形成。
10.根據權利要求1所述的設備，其進一步包含輔助屏蔽層，其鄰近於所述MTJ鈍化層而安置以用於對所述MTJ元件進行磁屏蔽；以及絕緣層，其鄰近於所述輔助屏蔽層而安置。
11.根據權利要求1所述的設備，其進一步包含整體鈍化層，其安置於所述設備的金屬層之間且由碳化物、氮化物或氧化物形成。
12.根據權利要求1所述的設備，其中所述設備為自旋轉移力矩磁性隨機存取存儲器 (STT-MRAM)。
13.一種形成包括磁性隧道結(MTJ)元件的MTJ裝置的方法，其包含 形成第一鐵磁性層；形成第二鐵磁性層；形成安置於所述第一鐵磁性層與所述第二鐵磁性層之間的絕緣層；以及形成鄰近於所述第一鐵磁性層、所述第二鐵磁性層和所述絕緣層安置的保護性側壁的 MTJ鈍化層。
14.根據權利要求13所述的方法，其中由電介質材料形成所述MTJ鈍化層。
15.根據權利要求13所述的方法，其進一步包含鄰近於所述MTJ鈍化層而形成輔助屏蔽層以對所述MTJ元件進行磁屏蔽。
16.根據權利要求15所述的方法，其中由高磁導率材料形成所述輔助屏蔽層。
17.根據權利要求13所述的方法，其進一步包含 鄰近於所述MTJ鈍化層而形成絕緣層。
18.根據權利要求13所述的方法，其進一步包含鄰近於所述MTJ鈍化層而形成輔助屏蔽層以對所述MTJ元件進行磁屏蔽；以及鄰近於所述輔助屏蔽層而形成絕緣層。
19.根據權利要求13所述的方法，其進一步包含在所述MTJ裝置的金屬層之間形成碳化物、氮化物或氧化物的整體鈍化層。
20.一種包含磁性隧道結(MTJ)元件的設備，其包含第一鐵磁性層； 第二鐵磁性層；絕緣層，其安置於所述第一鐵磁性層與所述第二鐵磁性層之間；以及 MTJ鈍化裝置，其鄰近於所述第一鐵磁性層、所述第二鐵磁性層和所述絕緣層而安置， 以用於至少部分地使所述MTJ元件與幹擾電隔離和磁隔離。
21.根據權利要求20所述的設備，其進一步包含輔助屏蔽裝置，其鄰近於MTJ鈍化層而安置以用於對所述MTJ元件進行磁屏蔽。
22.根據權利要求21所述的設備，其中所述輔助屏蔽裝置具有高磁導率。
23.根據權利要求20所述的設備，其進一步包含 絕緣裝置，其鄰近於所述MTJ鈍化裝置而安置。
24.根據權利要求20所述的設備，其進一步包含輔助屏蔽裝置，其鄰近於所述MTJ鈍化層而安置以用於對所述MTJ元件進行磁屏蔽；以及絕緣裝置，其鄰近於所述輔助屏蔽裝置而安置。
25.根據權利要求20所述的設備，其進一步包含 整體鈍化裝置，其安置於MTJ裝置的金屬層之間。
全文摘要
本發明的示範性實施例是針對於包括用於與其它晶片上元件隔離的鈍化層的磁性元件。一個實施例是針對於一種包含磁性隧道結(MTJ)元件的設備。所述MTJ元件包含第一鐵磁性層；第二鐵磁性層；絕緣層，其安置於所述第一鐵磁性層與第二鐵磁性層之間；以及MTJ鈍化層，其形成鄰近於所述第一鐵磁性層、所述第二鐵磁性層和所述絕緣層而安置的保護性側壁。
文檔編號H01L43/08GK102160204SQ200980136770
公開日2011年8月17日 申請日期2009年9月18日 優先權日2008年9月24日
發明者升·H·康, 楊賽森 申請人:高通股份有限公司