製造半導體裝置的方法

2023-07-25 17:30:21

專利名稱：製造半導體裝置的方法
技術領域：
本發明涉及集成電路裝置，特別涉及一種在柵極最終工藝中用於間隙填入的方法。
背景技術：
隨著技術節點微縮化，於許多集成電路(IC)設計領域，有一種需求將典型的多晶 矽柵極電極取代以金屬柵極電極，以提升元件性能隨著降低構造尺寸。通過提供金屬柵極 構造(例如包括一金屬柵極電極而非多晶矽)可解決問題。形成金屬柵極堆疊的工藝稱為 "柵極最終"工藝，於其中此最終的柵極堆疊於最後才製作，可允續降低後續的工藝數目，包 括高溫工藝，在形成柵極之後為必須實施的工藝。此外，隨著電晶體維度的縮減，柵極氧化 層的厚度必須降低以維持元件性能隨著柵極長度降低。為了能降低柵極漏電，亦可使用高 介電常數(high-k)柵極絕緣層，其可允許較大的物理厚度，仍可維持相同的有效厚度，如 同較大技術節點中典型的柵極氧化物所提供。 然而，欲實施所述結構和工藝於CMOS製造中仍面臨許多挑戰。隨著元件之間的柵 極長度和空間降低，這些問題尤其嚴重。例如，於一"柵極最終"製造過程中，於沉積一層間 介電層(ILD)於填隙步驟時可產生孔洞。亦然，於實施化學機械研磨(CMP)於層間介電層 時控制所述柵極高度是困難的。因此，業界急需嶄新且改良的裝置和柵極的形成方法。

發明內容
為了改善現有技術的缺陷，本發明的實施例提供一種製造半導體裝置的方法，包 括提供一半導體基底，其具有一第一區域和一第二區域；形成一高介電常數介電層於該 半導體基底之上；形成一矽層該高介電常數介電層之上；形成一硬掩模層於該矽層之上； 圖案化該硬掩模層、該矽層、該高介電常數介電層以形成一第一柵極結構於該第一區域上 和一第二柵極結構於該第二區域上；形成一接觸蝕刻終止層於該第一和該第二柵極結構之 上；修飾該接觸蝕刻終止層的一輪廓；形成一層間介電層於修飾後的該接觸蝕刻終止層之 上；實施一化學機械研磨以分別地露出該第一和第二柵極結構的該矽層；以及分別地自該 第一和第二柵極結構移除該矽層，並將其取代以金屬柵極結構。 本發明的實施例另提供一種製造半導體裝置的方法，包括提供一半導體基底，其 具有一第一區域和一第二區域；形成一第一柵極結構於該第一區域之上和一第二柵極結構 於該第二區域之上，各個該第一和第二柵極結構包括一高介電常數介電層、一虛置多晶矽 柵極以及一硬掩模；形成一接觸蝕刻終止層分別於該第一和該第二柵極結構之上，包括該 第一和該第二柵極結構的該硬掩模；修飾該接觸蝕刻終止層的一輪廓使得在該第一和第二 柵極結構所測得的間隙變得更大；形成一層間介電層於修飾後的該接觸蝕刻終止層之上， 實質上地填入該間隙；實施一化學機械研磨於該層間介電層，以分別地從該第一和第二柵 極結構移除該些硬掩模，及分別地露出該第一和第二柵極結構的該虛置多晶矽柵極；以及 分別地自該第一和第二柵極結構移除該虛置多晶矽柵極，並將其取代以金屬柵極結構。
本發明的實施例又提供一種製造半導體裝置的方法，包括提供一半導體基底；形成一或多個柵極結構於該半導體基底之上；形成一蝕刻終止層於該半導體基底之上，包括於所述一或多個柵極結構之上；修飾該蝕刻終止層的一輪廓；形成一介電層於修飾後的該蝕刻終止層之上；實施一化學機械研磨工藝於該介電層上直到達到所述一或多個柵極結構的一頂部。 本發明公開提供一種裝置和方法，其包括修飾過的溝槽結構，其避免或降低於柵極最終工藝中不完全形成金屬柵極的風險。 為使本發明能更明顯易懂，下文特舉實施例，並配合附圖，作詳細說明如下。


圖1顯示根據本發明公開的態樣的製造方法100的流程圖以製造半導體裝置於"柵極最終"工藝中的流程示意圖；以及 圖2A 2H顯示根據圖1的方法100於所述柵極最終工藝中各工藝階段的半導體裝置200的剖面示意圖。並且，上述附圖中的附圖標記說明如下
100 --製造方法；102-126 工藝步驟區塊；200 --半導體裝置；202 -^基底；204 --淺溝槽隔離(STI)構造；206 -^ nM0S裝置；208 --pM0S裝置；210n、210p 柵極介電層；
212n、212p 多晶矽(poly)層；
230n、230p 硬掩模層;
240n、240p 柵極結構;
242 --側壁間隙子；246 --源極/漏極(S/D)區域；248 -、SiGe構造；250 --接觸構造；260 --接觸蝕刻終止層(CESL);262 --nM0S裝置和pM0S裝置之間的區域263 --具有坡度的輪廓；264 --幹蝕刻工藝；269 -^ HDP-CVD工藝；270 -^層間介電層；262 --化學機械研磨(CMP)工藝；272p 第一構槽；272n 第二構槽；
274 第一金屬層；
278 第二金屬層。
具體實施例方式
本本發明公開一般是有關於形成集成電路裝置於一基底上，特別是有關於，製作柵極結構作為集成電路(包括場效電晶體(FET))的一部分。然而，應了解的是，以下以各實施例詳細說明並伴隨著

的範例，作為本發明的參考依據。在附圖或說明書描述中，相似或相同的部分皆使用相同的圖號。且在附圖中，實施例的形狀或是厚度可擴大，並以簡化或是方便標示。再者，附圖中各元件的部分將以分別描述說明之，值得注意的是，圖中未繪示或描述的元件，為本領域普通技術人員所知的形式，另外，特定的實施例僅為揭示本發明使用的特定方式，其並非用以限定本發明。此外，本發明公開提供"柵極最終"金屬柵極工藝的例子，為本領域普通技術人員所理解可應用於其他工藝及/或使用其他材料。
請參閱圖l，其顯示一製造方法100的流程圖以製造一半導體裝置於"柵極最終"工藝中。亦請參閱圖2A 2H，其顯示根據圖1的方法100於所述柵極最終工藝中各工藝階段的半導體裝置200的剖面示意圖。所述半導體裝置200可為一集成電路或其一部分，所述集成電路可包括靜態隨機存取存儲器(SRAM)及/或邏輯電路、無源元件例如電阻、電容、和電感，及有源元件例如P-溝道場效電晶體(pFET)、N-溝道場效電晶體(nFET)、金屬-氧化物_半導體場效電晶體(MOSFET)、或互補式金屬_氧化物_半導體(CMOS)電晶體。
應了解的是，所述半導體裝置200的一些構造可通過一 CMOS工藝流程製造。據此，應了解的是，額外的工藝可於圖1所示方法100的之前、當時、或之後提供，且一些其他的工藝僅會在此做簡單的描述。例如，於圖2A中所示的半導體裝置200接續一 自對準矽化工藝(簡稱salicide，或稱self-alignedsilicide)，其形成矽化物或接觸構造於各種摻雜的區域上例如源極和漏極區。 所述方法100始於工藝區塊102，於其中提供一半導體基底，此基底具有第一區域和第二區域。於圖2A中，所述半導體裝置200包括一基底202。於本實施例中，此基底202包括具有結晶結構的矽基底(例如晶片)。基底202可包括各類的摻雜組態，視本領域中所公知的設計需求而定(例如p-型基底或n-型基底)。此外，所述基底202可包括各種摻雜的區域，例如p-型阱區(piell)或n-型阱區(niell)。其他基底202的範例亦可包括一化合物半導體例如碳化矽、砷化鎵或磷化銦。再者，基底202可選擇性地包括一外延層(印ilayer)，可受到應變以提升效能，及/或可包括一絕緣層上有矽(SOI)結構。
所述半導體裝置200包括隔離結構例如淺溝槽隔離(STI)構造204形成於半導體基底202中，以將一或多個裝置彼此間相互隔離。於本實施例中，所述STI構造204可隔離nMOS裝置206和pMOS裝置208。所述STI構造204可包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、及/或低介電常數(loW-k)介電材料。其他隔離方法及/或構造可位於或外加於STI構造204。所述STI構造204可利用許多工藝形成，例如反應性離子蝕刻(RIE)基底202以形成多條溝槽，接著將這些溝槽填入絕緣材料，可使用沉積工藝並接著實施CMP工藝。 繼續進行方法100的工藝區塊104，於其中將高介電常數(high-k)介電層形成於該半導體基底之上。所述半導體裝置200包括一柵極介電層210形成於該基底之上。所述柵極介電層210包括一介面層。此介面層可包括一氧化矽層(例如熱氧化物或化學氧化物)具有厚度的範圍大抵介於5到10埃(A)。該柵極介電層210還包括一高介電常數(high-k)材料層形成於介面層上。於一實施例中，該high-k介電材料包括氧化鉿(Hf02)。所述high-k介電材料的其他範例包括鉿矽氧化物(HfSiO)、鉿矽氮氧化物(HfSiON)、鉿鉭氧化物(HfTaO)、鉿鉭氮氧化物(HfTaON)、鉿鈦氧化物(HfTiO)、鉿鈦氮氧化物(HfTiON)、鉿鋯氧化物(HfZrO)、鉿鋯氮氧化物(HfZrON)、上述材料的任意組合、及/或其他適合的材料。所述high-k介電材料可通過原子層沉積法(ALD)、化學氣相沉積法(CVD)、或其他適合的技術形成。所述high-k介電材料可包括厚度範圍大抵介於10到30埃C人)。
繼續進行方法IOO的工藝區塊106，於其中將一阻擋層形成於high-k介電層之上。於一些實施例中，一阻擋層可選擇性地形成於該high-k介電層之上。所述阻擋層可包括TiN或TaN，其具有厚度範圍大抵介於10到50埃:(人)。所述阻擋層可通過各種沉積技術形成，例如ALD、 CVD、物理氣相沉積法(PVD)、或其他適合的工藝技術。 繼續進行方法100的工藝區塊108，於其中將一矽層形成於該阻擋層之上。所述半導體裝置200還包括一多晶矽(poly)層212通過CVD或其他適合的沉積工藝形成於阻擋層之上。例如，可使用矽烷(SiH4)做為CVD工藝中的化學氣體已形成該多晶矽層212。該多晶矽層212可包括厚度範圍大抵介於400到800埃(A)。該半導體層可另則一地包括一非
晶矽層而非一多晶矽層。 繼續進行方法100的工藝區塊110，於其中將一硬掩模層形成於該矽層之上。 一硬掩模層230形成於多晶矽層212之上。所述硬掩模層230可包括氧化矽。該硬掩模層230可包括厚度範圍大抵介於100到400埃(人)。另則一地，該硬掩模層230可選擇性地包括氮氧化矽及/或他適合的材料。該硬掩模層230的形成方法例如CVD、 PVD、或ALD。另外，一抗反射塗層(ARC)或一底抗反射塗層(BARC)可形成於該硬掩模層230之上，以促進後續的圖案化工藝如本技術領域所公知。 一圖案化的光致抗蝕劑層可形成於該硬掩模層230上。所述圖案化的光致抗蝕劑層可包括一柵極圖紋於nMOS裝置206和一柵極圖紋於pMOS裝置208。該些柵極圖紋可通過光微影工藝、浸潤式微影工藝、離子束寫入、或其他適合的工藝。
繼續進行方法100的工藝區塊112，於其中將所述硬掩模層、矽層、阻擋層、high-k介電層圖案化，以形成一第一柵極結構於該第一區域上和一第二柵極結構於該第二區域上。該硬掩模層可利用圖案化的光致抗蝕劑層作為光罩通過乾式或溼式蝕刻法而圖案化，並且該圖案化的硬掩模層可用於圖案化nMOS裝置206的柵極結構240n和pMOS裝置208的柵極結構240p。上述柵極結構240n、240p可通過幹蝕刻或溼蝕刻或乾式和溼式蝕刻工藝的結合(例如柵極蝕刻或圖案化)形成。例如，所述幹蝕刻可使用含氟等離子體(例如蝕刻氣體包含CF4)。另擇一地，所述蝕刻工藝刻包括多重蝕刻步驟以蝕刻各種柵極材料層。該圖案化光致抗蝕劑層可通過剝離(stri卯ing)或灰化工藝移除。所述nMOS裝置206的柵極結構240n包括一硬掩模層230n、 一虛置多晶矽柵極212n、一阻擋層(如果有提供)、一柵極介電層210n(包括一介面層和一 high-k介電層)。所述pM0S裝置208的柵極結構240p包括一硬掩模層230p、一虛置多晶矽柵極212p、一阻擋層(如果有提供)、一柵極介電層210p (包括一介面層和一 high-k介電層)。
應了解的是，所述半導體裝置200可進行進一步的工藝步驟於CMOS製造流程中，以形成本技術領中所公知的各種構造。例如，將柵極或側壁間隙子242形成於柵極結構240n、240p的側壁上。所述間隙子242可包括一多層組態。於本實施例中，該間隙子242可由氮化矽構成。另擇一地，該間隙子242可由氧化矽、氮氧化矽、碳化矽、氟摻雜矽酸鹽(FSG) 、1ow-k介電材料、上述材料的任意組合、及/或其他適合的材料構成。間隙子242的形成方法可包括適合介電材料的沉積法及非等向性蝕刻上述材料以形成間隙子242的輪廓。 一襯墊層可形成於柵極結構240n、240p的側壁上，之後才形成間隙子242。所述襯墊層可包括一介電材料例如氧化矽、氮化矽、及/或他適合的材料。 再者，將源極/漏極(S/D)區域246形成於基底202中。所述源極/漏極區域246可包括輕摻雜源極/漏極區域(LDD)和濃摻雜源極/漏極區域。值得注意的是，該LDD區域可先形成之後才形成間隙子242。所述S/D區域246可通過注入p-型或n-型摻雜物或雜質於該基底202中，視所欲的電晶體組態(例如pMOS或nMOS)而定。形成所述S/D區域246的方法可包括黃光微影、離子注入、擴散、及/或其他適合的工藝。之後可實施一退火工藝以活化該S/D區域246。該退火工藝可通過適合的方法實行，例如快速熱退火(RTA)或雷射退火。更 進一步地，該pMOS裝置208的S/D區域246可包括升高的S/D區域246具有SiGe構造248。例如，所述SiGe構造248可通過一外延工藝形成使得所述SiGe構造248得以結晶的狀態形成於基底202中。因此，可達成一應變溝道於該pMOS裝置208中以增加載子移動率和強化元件效能。 更進一步地，將接觸構造250例如矽化物形成並耦接至S/D區域246。所述接觸構造250可通過自對準矽化工藝(salicide)形成於S/D區域246和SiGe構造248上。例如，可將一金屬材料形成緊貼於矽結構上，接著升高溫度進行退火併導致下層的矽和金屬材料之間產生反應以形成矽化物，以及接著將未反應的金屬蝕離。所述接觸構造250可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或上述材料的任意組合。應注意的是，所述硬掩模層230n、230p在自對準矽化工藝中可分別地保護虛置多晶矽層212n、212p。並且應注意的是，在自對準矽化工藝之後，分別在柵極結構240n、240p的硬掩模層230n、230p並不會移除，以提供較佳的金屬柵極高度控制於"柵極最終"工藝，將於下文中討論。 繼續進行方法100的工藝區塊114，於其中將一接觸蝕刻終止層(CESL)形成於該第一和第二柵極結構之上。於圖2B中，一蝕刻終止層例如接觸蝕刻終止層(CESL)260可形成於包括硬掩模層230n、230p的柵極結構240n、240p上。於本實施例中，所述接觸蝕刻終止層260可由氮化矽所構成。另擇一地，所述CESL 260可選擇性地由氮氧化矽、及/或其他適合的材料構成。所述CESL 260可包括厚度範圍大抵介於100到1000埃(人)。所述CESL260的組成的選擇是基於蝕刻選擇率相對於該半導體裝置200的一或多個額外的構造。更有甚者，所述CESL 260可配置成一張應力-CESL或壓應力-CESL，視電晶體的種類而定。所述CESL 260可通過等離子體輔助化學氣相沉積法(PECVD)、低壓化學氣相沉積法(LPCVD)、ALD、或其他適合的工藝。 已觀察到的是，在沉積所述CESL 260的步驟之後，有一些懸掛的CESL材料於nMOS裝置206和pMOS裝置208之間的區域262上。就其本身而論，於區域262上的懸掛的CESL使得後續將介電材料填入間隙的工藝步驟變得更困難且具有挑戰性。已觀察到的是，在一些情況下於鄰近的裝置206和208之間的間隙中以形成孔洞。因此，所述孔洞會不利地影響後續的工藝並且亦可能導致較差的元件效能。隨著在單一晶片中配置更多的元件裝置的趨勢和鄰近元件間的空間變得更小時，上述觀察結果變得更加嚴重。 繼續進行方法100的工藝區塊116，於其中將該CESL的輪廓修飾。於圖2C中，所述CESL 260可通過蝕刻步驟修飾，改變CESL 260的外型成為具有坡度的輪廓263。易言之，位於nMOS裝置206和pMOS裝置208之間的間隙通過修飾CESL的輪廓變寬。於本實施例中，可實施一幹蝕刻工藝264以非等向性蝕刻CESL 260，以修飾CESL的輪廓。所述幹蝕刻工藝264 (例如等離子體蝕刻)可使用的蝕刻氣體包括NH3、 NF3、 He或Ar、及HF。所述幹蝕刻工藝264可選擇性地蝕刻CESL 260的氮化矽材料。然而，應注意的是，在所述幹蝕刻過程中，該硬掩模層230n、230p的一部分會被移除。 —般而論，高密度等離子體化學氣相沉積法(HDP-CVD)工藝可提供高密度的低能量離子，致使在較低的溫度問度下形成較高品質的膜。於HDP-CVD工藝中，可同時發生濺鍍和沉積，導致一濺鍍/沉積比，其可根據所望的工藝參數調整。所述HDP-CVD工藝可包括各種不同的濺鍍/沉積比值。於一些實施例中，所述HDP-CVD工藝可包括高濺鍍HDP-CVD工藝，其包括低沉積/濺鍍比率。此低沉積/濺鍍比率可選擇自約2到4之間。於一些實施例中，所述HDP-CVD工藝可包括低濺鍍HDP-CVD工藝，其包括高沉積/濺鍍比率。此高沉積/濺鍍比率可選擇自約5到7之間。應了解的是，可調整數種參數以改變濺鍍率及/或沉積/濺鍍比率，包括偏壓、壓力、流速、沉積溫度、晶片溫度、RF功率、其他適合的參數、及/或上述參數的組合。再者，所述HDP-CVD工藝利用任一適合的氣體以形成多重材料層以填入上述間隙。例如，可使用矽烷(SiH》、氧(02)、氬(Ar)、其他適合的氣體、及/或上述氣體的組合以形成介電層於間隙中。 另擇一地，所述CESL 260的輪廓可選擇性地通過HDP-CVD工藝而修飾。於本實施例中，所述CESL 260的輪廓可由第一輪廓，其具有懸掛位於間隙區域262(圖2B)之中，修飾成第二輪廓(圖2C)，其具有斜輪廓導致變寬的間隙區域。易言之，位於nM0S裝置206和pMOS裝置208之間的間隙通過修飾CESL的輪廓變寬。將所述HDP-CVD工藝設定以選擇性地蝕刻該CESL 260的氮化矽材料，因此修飾所述輪廓成具有斜坡輪廓263沿著柵極結構240n、240p。值得注意的是，所述HDP-CVD工藝以修飾輪廓可包括一高濺鍍HDP-CVD工藝。於一些實施例中，此HDP-CVD工藝可形成一介電層的薄層於該CESL 260之上。應了解的是，在實施HDP-CVD工藝中所述硬掩模層230n、230p的一部分會被移除。 繼續進行方法100的工藝區塊118，於其中將一介電層形成於所述修飾的CESL之上。於圖2D中，一介電層270例如一層間介電層(ILD)可形成覆蓋該些柵極結構240p、240n包括所述修飾的CESL 260。所述介電層270實質地填入位於相鄰元件裝置206和208之間的間隙，並且因此所述間隙可為無孔洞。所述介電層270可通過HDP-CVD法、旋轉塗布、濺鍍、或其他適合的方法形成。於一實施例中，所述介電層270包括一HDP介電材料(例如HDP氧化物)。所述HDP-CVD工藝269包括一低濺鍍HDP-CVD工藝。另擇一地，所述介電層270可選擇性地包括旋布玻璃(SOG)或高深寬比工藝(HARP)介電材料。再者，所述介電層270可包括一介電材料，例如氧化矽、氮化矽、氮氧化矽、旋布玻璃(SOG)、氟化矽酸鹽玻璃(FSG)、碳摻雜氧化矽(例如SiC0H)、黑鑽石(由美國加州、聖塔克拉拉的應用材料公司的註冊產品)、幹凝膠(Xerogel)、氣膠(Aerogel)、非晶質氟化碳、聚對二甲苯(parylene)、苯環丁烯(BCB)、聚芳香烴醚膜(Flare)、有機芳香烴碳氫聚合物(SiLK由美國密西根州、密地蘭(Midland)的道康寧公司的註冊產品)、聚亞醯胺、其他適合的多孔聚合物材料、其他適 合的介電材料、及/或上述材料的任意組合。 繼續進行方法100的工藝區塊120，於其中實施一化學機械研磨(CMP)步驟於所述 ILD層上。於圖2E中，於柵極最終工藝中，可將所述虛置多晶矽柵極212p、212n移除使得 金屬柵極結構可形成以取代虛置多晶矽柵極。有鑑於此，所述介電層270可通過化學機械 研磨(CMP)工藝271平坦化，直到抵達並露出各別的nMOS裝置206和pMOS裝置208的虛 置多晶矽柵極212n、212p的頂部。例如，所述CMP工藝271可研磨該介電層270和硬掩模 層230、230p( 二者皆由氧化物構成)，以及可停止於氮化矽膜。應注意的是，通過此CMP工 藝271可比較容易地控制柵極結構240n、240p的高度。如同先前所述，所述硬掩模層230、 230p於ILD間隙填入時並不會被移除。有鑑於此，相對於pMOS裝置208的柵極結構240p 的側壁上的氮化矽膜就不會有損失的問題。亦即，由於硬掩模層具有不同的厚度因此所述 硬掩模層移除工藝僅會移除一元件裝置側的氮化矽膜的一部分。因為所述硬掩模層移除工 藝並不實施於ILD間隙填入，所述CMP工藝271可露出虛置多晶矽柵極212n、212p而不會 過度研磨及降低裝置之一 的柵極高度。 繼續進行方法100的工藝區塊122，於其中分別地自該第一和第二柵極結構移除 半導體層，由此形成一第一和第二溝槽。於圖2F中，接續所述CMP工藝271，將柵極結構 240n、240p的虛置多晶矽柵極212n、212p移除。例如，多晶矽被選擇性地蝕刻，由此移除虛 置多晶矽柵極212n、212p。所述選擇性地移除虛置多晶矽柵極212n、212p分別地提供溝槽 272n、272p，位於其中可進一步地形成金屬柵極。所述虛置多晶矽柵極212n、212p可通過溼 蝕刻法及/或幹蝕刻法移除。於一實施例中，一溼蝕刻工藝包括暴露於含氫氧化物溶液(例 如氫氧化銨)、去離子水、及/或其他適合的蝕刻劑溶液。 繼續進行方法100的工藝區塊124，於其中形成第一金屬層以實質地填入該第一 構槽。於圖2G中，沉積第一金屬層274以填入第一構槽272p。所述金屬層274可包括任一 金屬材料適合用於形成金屬柵極或其一部分，包括功函數層、襯墊層、介面層、晶種層、粘結 層、阻擋層等。所述金屬層274可通過PVD、CVD、或其他適合的工藝形成。所述金屬層274 可包括一 P-型功函數金屬(簡稱P-金屬)，以提供一柵極電極，於pM0S裝置208中適當 地運作。P-型功函數金屬包括TiN、WN、TaN、導電金屬氧化物、及/或其他適合的材料。所 述金屬層274可還包括一填入金屬層形成於該功函數金屬層上。此填入金屬層可包括鋁 (Al)、鎢(W)、或其他適合的材料。於一實施例中，此填入金屬層包括一Ti層，其功能作為潤 溼層，以及一 Al層填入溝槽的剩餘部分。所述填入金屬層可使用CVD、PVD、電鍍、或其他適 合的工藝沉積。可實施一CMP工藝以平坦化該半導體裝置200。所述CMP工藝可移除溝槽 272p外面的金屬層274以及提供一 P-金屬柵極結構於半導體裝置200。
繼續進行方法100的工藝區塊126，於其中形成第二金屬層以實質地填入該第二 構槽。於圖2H中，沉積第二金屬層278以填入第二構槽272n。所述金屬層278可包括任一 金屬材料適合用於形成金屬柵極或其一部分，包括功函數層、襯墊層、介面層、晶種層、粘結 層、阻擋層等。所述金屬層278可通過PVD、CVD、或其他適合的工藝形成。所述金屬層278 可包括一 N-型功函數金屬(簡稱N-金屬)，以提供一柵極電極，於nM0S裝置206中適當地 運作。N-型功函數金屬可包括的組成例如TiAl、 TiAlN、其他鋁化物、及/或其他適合的材 料。所述金屬層278可還包括一填入金屬層形成於該功函數金屬層上。此填入金屬層可包括鋁(Al)、鎢(W)、或其他適合的材料。於一實施例中，此填入金屬層包括一Ti層，其功能 作為潤溼層，以及一 Al層填入溝槽的剩餘部分。所述填入金屬層可使用CVD、PVD、電鍍、或 其他適合的工藝沉積。可實施一CMP工藝以平坦化該半導體裝置200。所述CMP工藝可移 除溝槽272n外面的金屬層278以及提供一 N-金屬柵極結構於半導體裝置200。值得注意 的是，於一些實施例中，所述N-金屬可先形成接著再形成P-金屬。再者，應了解的是，於形 成nMOS裝置206和pMOS裝置208的金屬柵極的過程中，可實施N/P圖案化步驟以將一種 型態的裝置與另一種分隔，反之亦然。 於一些實施例中，可繼續進行方法100包括其他額外的工藝步驟，例如形成接觸、 內連線結構(例如導線和導通孔、金屬層、及層間介電層其提供電性連接至已形成金屬柵 極的裝置)、保護層等。例如，一多層內連線包括垂直式內連線，例如傳統的導通孔或接觸， 以及水平式內連線，例如金屬線。各種不同的內連線構造可通過各種不同的導電材料實現， 包括銅、鎢、及矽化物。於一範例中，可使用一鑲嵌工藝以形成銅相關的多重內連線結構。
綜上所述，可通過實行一柵極最終工藝以形成金屬柵極結構。於柵極最終工藝中， 形成nMOS和pMOS裝置的金屬柵極結構所衍生的問題可通過塑造CESL層的而解決，以避免 在ILD間隙填入的過程中形成孔洞，以及通過留下硬掩模層以較佳地控制柵極高度在ILD CMP工藝中。在此所公開的方法可輕易地整合於CMOS製造流程中，且無需增加額外的複雜 工藝步驟以達成所望的結果。應了解的是，在此所公開的眾實施例提供不同的優點，且沒有 一種優點是必需存在於所有的實施例中。 有鑑於此，本發明公開提供一種裝置和方法，其包括修飾過的溝槽結構，其避免或 降低於柵極最終工藝中不完全形成金屬柵極的風險。 本發明雖以各種實施例公開如上，然而其並非用以限定本發明的範圍，任何本領 域普通技術人員，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾。例如，雖然 本發明公開的方法是以"柵極最終"方法實施，在此所公開的方法以可使用複合的方法，於 其中一種型式的金屬柵極為利用"柵極最先"工藝流程形成且另一種型式的金屬柵極為利 用"柵極最終"工藝流程形成。因此，本發明的保護範圍當視隨附的權利要求所界定的範圍 為準。
權利要求
一種製造半導體裝置的方法，包括提供一半導體基底，其具有一第一區域和一第二區域；形成一高介電常數介電層於該半導體基底之上；形成一矽層該高介電常數介電層之上；形成一硬掩模層於該矽層之上；圖案化該硬掩模層、該矽層、該高介電常數介電層以形成一第一柵極結構於該第一區域上和一第二柵極結構於該第二區域上；形成一接觸蝕刻終止層於該第一和該第二柵極結構之上；修飾該接觸蝕刻終止層的一輪廓；形成一層間介電層於修飾後的該接觸蝕刻終止層之上；實施一化學機械研磨以分別地露出該第一和第二柵極結構的該矽層；以及分別地自該第一和第二柵極結構移除該矽層，並將其取代以金屬柵極結構。
2. 如權利要求1所述的製造半導體裝置的方法，其中形成該接觸蝕刻終止層的步驟包 括形成該接觸終止層使得在該第一和第二柵極結構所測得的間隙具有一第一尺寸，以及其 中修飾該接觸蝕刻終止層的步驟包括修飾該接觸蝕刻終止層使得在該第一和第二柵極結 構所測得的間隙具有一第二尺寸。
3. 如權利要求1所述的製造半導體裝置的方法，其中該化學機械研磨分別地自移除該 自該第一和第二柵極結構移除該硬掩模層。
4. 一種製造半導體裝置的方法，包括 提供一半導體基底，其具有一第一區域和一第二區域；形成一第一柵極結構於該第一區域之上和一第二柵極結構於該第二區域之上，各個該 第一和第二柵極結構包括一高介電常數介電層、一虛置多晶矽柵極以及一硬掩模；形成一接觸蝕刻終止層分別於該第一和該第二柵極結構之上，包括該第一和該第二柵 極結構的該硬掩模；修飾該接觸蝕刻終止層的一輪廓使得在該第一和第二柵極結構所測得的間隙變得更大；形成一層間介電層於修飾後的該接觸蝕刻終止層之上，實質上地填入該間隙； 實施一化學機械研磨於該層間介電層，以分別地從該第一和第二柵極結構移除該些硬 掩模，及分別地露出該第一和第二柵極結構的該虛置多晶矽柵極；以及分別地自該第一和第二柵極結構移除該虛置多晶矽柵極，並將其取代以金屬柵極結構。
5. 如權利要求4所述的製造半導體裝置的方法，其中各個該第一和第二柵極結構還包 括由氮化矽所形成的側壁間隙子。
6. 如權利要求4所述的製造半導體裝置的方法，其中修飾該接觸蝕刻終止層的該輪廓 包括實施一幹蝕刻工藝。
7. 如權利要求4所述的製造半導體裝置的方法，其中修飾該接觸蝕刻終止層的該輪廓 包括實施一高密度等離子體化學氣相沉積工藝。
8. —種製造半導體裝置的方法，包括 提供一半導體基底；形成一或多個柵極結構於該半導體基底之上；形成一蝕刻終止層於該半導體基底之上，包括於所述一或多個柵極結構之上； 修飾該蝕刻終止層的一輪廓； 形成一介電層於修飾後的該蝕刻終止層之上；實施一化學機械研磨工藝於該介電層上直到達到所述一或多個柵極結構的一頂部。
9. 如權利要求8所述的製造半導體裝置的方法，其中修飾該蝕刻終止層的該輪廓包括 增大在該第一和第二柵極結構所測得的間隙至一第二尺寸。
10. 如權利要求8所述的製造半導體裝置的方法，其中修飾該接觸蝕刻終止層的該輪 廓包括實施一高密度等離子體化學氣相沉積工藝。
11. 如權利要求8所述的製造半導體裝置的方法，還包括 自所述一或多個柵極結構移除一虛置多晶矽柵極；將位於一第一組的一或多個柵極結構中被移除的虛置柵極層取代以具有一第一型功 函數的一第一材料；以及將位於一第二組的一或多個柵極結構中被移除的虛置柵極層取代以具有一第二型功 函數的一第二材料。
全文摘要
本發明提供製造半導體裝置的方法。上述製造半導體裝置的方法包括提供一半導體基底，其具有一第一區域和一第二區域，形成一高介電常數介電層於該半導體基底之上，形成一矽層該高介電常數介電層之上，形成一硬掩模層於該矽層之上，圖案化該硬掩模層、該矽層、該高介電常數介電層以形成一第一柵極結構於該第一區域上和一第二柵極結構於該第二區域上，形成一接觸蝕刻終止層於該第一和該第二柵極結構之上，修飾該接觸蝕刻終止層的一輪廓，形成一層間介電層於修飾後的該接觸蝕刻終止層之上，實施一化學機械研磨以分別地露出該第一和第二柵極結構的該矽層，以及分別地自該第一和第二柵極結構移除該矽層，並將其取代以金屬柵極結構。
文檔編號H01L21/28GK101728330SQ200910207339
公開日2010年6月9日 申請日期2009年10月26日 優先權日2008年11月3日
發明者莊學理, 沈俊良, 賴素貞, 鄭光茗 申請人:臺灣積體電路製造股份有限公司