採用異步通信機制的可重構計算單元的製作方法

2023-07-18 05:16:21 2

專利名稱：採用異步通信機制的可重構計算單元的製作方法
技術領域：
本實用新型涉及一種採用異步通信機制的可重構計算單元，適用於計算密集型應用領域。
背景技術：
隨著微電子技術和計算機技術的發展，可重構器件被越來越廣泛的使用在電子產品的開發應用中。其中，現場可編程門陣列FPGA以其通用性和高性能，幾乎佔據了可重構器件的半壁江山。
然而，目前市場上以FPGA為代表的可重構器件，由於其單元結構以及連接方式，不可避免的存在以下缺陷。首先，像FPGA這類採用同步通信機制的可重構結構，由於全局時鐘的使用，不可避免的出現時鐘歪斜的問題。並且，雖然這類單元結構簡單且相對面積較小，但都很難突破功耗、性能上的瓶頸。這也是陣列計算具有規模大、路由路徑長短差距懸殊等特點所決定的。其次，像FPGA之類可重構結構，為了保證其靈活性，常常加入大面積的路由資源，這就不可避免的導致了片上面積的大規模浪費。

發明內容
本實用新型的目的在於針對現有技術的不足，提供一種採用異步通信機制的可重構計算單元。
本實用新型的異步通信可重構計算單元包括數據輸入路由模塊、異步計算控制模塊、異步計算模塊、數據輸出路由模塊、異步信號生成模塊、異步信號輸出路由模塊和配置模塊，所說的數據輸入路由模塊內具有三個數據輸入多路複選器，數據輸出路由模塊具有八個數據輸出多路複選器，異步信號輸出路由模塊內具有八個異步信號輸出多路複選器，異步計算模塊包括計算電路、一個預充電電路以及兩個用於計算多路複選器，數據輸入路由模塊中的每個數據輸入多路複選器的輸入端與輸入可重構計算單元的八個數據信號相連，輸出端分別與異步計算模塊中的預充電電路以及計算電路的輸入端相連，異步計算控制模塊的輸入端與輸入可重構計算單元的八個異步信號相連，輸出端和異步計算模塊中的預充電電路的另一輸入端相連，預充電電路的輸出端和計算電路的另一輸入端相連，計算電路的一個輸出端和第一計算多路複選器的輸入端相連，計算電路的另一個輸出端和第二計算多路複選器的輸入端相連，兩個計算多路複選器的輸出端分別和數據輸出路由模塊中的八個數據輸出多路複選器以及異步信號生成模塊的輸入端相連，數據輸出路由模塊中的第一數據輸出多路複選器的輸入端和可重構計算單元的第三、第五、第七數據信號相連，第二數據輸出多路複選器的輸入端和可重構計算單元的第四、第六、第八數據信號相連，第三數據輸出多路複選器的輸入端和可重構計算單元的第一、第五、第七數據信號相連，第四數據輸出多路複選器的輸入端和可重構計算單元的第二、第六、第八數據信號相連，第五數據輸出多路複選器的輸入端和可重構計算單元的第一、第三、第七數據信號相連，第六數據輸出多路複選器的輸入端和可重構計算單元的第二、第四、第八數據信號相連，第七數據輸出多路複選器的輸入端和可重構計算單元的第一、第三、第五數據信號相連，第八數據輸出多路複選器的輸入端和可重構計算單元的第二、第四、第六數據信號相連，八個數據輸出多路複選器的輸出端為可重構計算單元的輸出數據信號端，異步信號生成模塊的輸出端分別與異步信號輸出路由模塊中的八個異步信號輸出多路複選器的輸入端相連，異步信號輸出路由模塊中的第一、第三、第五、第七異步信號輸出多路複選器的輸入端均與輸入可重構計算單元的第一、第三、第五、第七異步信號相連，第二、第四、第六、第八異步信號輸出多路複選器的輸入端均與輸入可重構計算單元的第二、第四、第六、第八異步信號相連，八個異步信號輸出多路複選器的輸出端為可重構計算單元的輸出異步信號端，用於存放單元配置信息的配置模塊的輸入端連接輸入配置數據，輸出端分別和可重構計算單元中的數據輸入多路複選器、數據輸出多路複選器、異步信號輸出多路複選器、異步計算控制模塊、異步信號生成模塊以及計算多路複選器的輸入端相連。
本實用新型具有以下技術效果1.提高性能採用數據驅動異步通信機制，不需要用最長運算周期來統一時鐘周期，極大地提高了運算效率。
2.降低功耗採用數據驅動異步通信機制，較之同步通信機制功耗大大降低。


圖1是採用異步通信機制的可重構單元結構框圖；圖2是異步計算模塊的結構框圖；圖3是預充電電路圖；圖4是以差動級聯邏輯實現1位全加器的計算電路圖；
具體實施方式
下面根據附圖詳細說明本實用新型。
參照圖1，本實用新型的異步通信可重構計算單元包括數據輸入路由模塊1、異步計算控制模塊2、異步計算模塊3、數據輸出路由模塊4、異步信號生成模塊5、異步信號輸出路由模塊6和配置模塊7，所說的數據輸入路由模塊1內具有三個數據輸入多路複選器8，數據輸出路由模塊4具有八個數據輸出多路複選器9，異步信號輸出路由模塊6內具有八個異步信號輸出多路複選器10，異步計算模塊3包括一個預充電電路11、計算電路12以及兩個用於計算多路複選器13(如圖2所示)，其中，計算電路12的個數與異步可重構計算單元支持的計算功能數目相對應，例如要支持與、與非、或、或非、異或、比較、判零、判一、多路複選、動態路由、移位、全加、全減等13種運算功能，則需要13個計算電路12。數據輸入路由模塊1中的每個數據輸入多路複選器8的輸入端與輸入可重構計算單元的八個數據信號ed1，ed2，sd1，sd2，wd1，wd2，nd1，nd2相連，輸出端分別與異步計算模塊3中的預充電電路11以及計算電路12的輸入端相連，異步計算控制模塊2的輸入端與輸入可重構計算單元的八個異步信號ea1，ea2，sa1，sa2，wa1，wa2，na1，na2相連，輸出端和異步計算模塊3中的預充電電路11的另一輸入端相連，預充電電路11的輸出端pre和計算電路12的另一輸入端相連，計算電路12的一個輸出端fout和第一計算多路複選器13的輸入端相連，計算電路12的另一個輸出端cout和第二計算多路複選器13的輸入端相連，兩個計算多路複選器13的輸出端dout1，dout2分別和數據輸出路由模塊4中的八個數據輸出多路複選器9以及異步信號生成模塊5的輸入端相連，數據輸出路由模塊4中的第一數據輸出多路複選器9的輸入端和可重構計算單元的第三、第五、第七數據信號sd1，wd1，nd1相連，第二數據輸出多路複選器9的輸入端和可重構計算單元的第四、第六、第八數據信號sd2，wd2，nd2相連，第三數據輸出多路複選器9的輸入端和可重構計算單元的第一、第五、第七數據信號ed1，wd1，nd1相連，第四數據輸出多路複選器9的輸入端和可重構計算單元的第二、第六、第八數據信號ed2，wd2，nd2相連，第五數據輸出多路複選器9的輸入端和可重構計算單元的第一、第三、第七數據信號ed1，sd1，nd1相連，第六數據輸出多路複選器9的輸入端和可重構計算單元的第二、第四、第八數據信號ed2，sd2，nd2相連，第七數據輸出多路複選器9的輸入端和可重構計算單元的第一、第三、第五數據信號ed1，sd1，wd1相連，第八數據輸出多路複選器9的輸入端和可重構計算單元的第二、第四、第六數據信號ed2，sd2，wd2相連，八個數據輸出多路複選器9的輸出端為可重構計算單元的輸出數據信號端，異步信號生成模塊5的輸出端分別與異步信號輸出路由模塊6中的八個異步信號輸出多路複選器10的輸入端相連，異步信號輸出路由模塊6中的第一、第三、第五、第七異步信號輸出多路複選器10的輸入端均與輸入可重構計算單元的第一、第三、第五、第七異步信號ea1，sa1，wa1，na1相連，第二、第四、第六、第八異步信號輸出多路複選器10的輸入端均與輸入可重構計算單元的第二、第四、第六、第八異步信號ea2，sa2，wa2，na2相連，八個異步信號輸出多路複選器10的輸出端為可重構計算單元的輸出異步信號端，用於存放單元配置信息的配置模塊7的輸入端連接輸入配置數據，輸出端分別和可重構計算單元中的數據輸入多路複選器8、數據輸出多路複選器9、異步信號輸出多路複選器10、異步計算控制模塊2、異步信號生成模塊5以及計算多路複選器13的輸入端相連。這裡，配置模塊7可由基於雙埠D觸發器的寄存器堆文件構成。
由於該異步可重構計算單元支持8個輸入數據信號，因此，數據輸入多路複選器8可採用8選1多路複選器實現。
由於每個數據輸出多路複選器9分別與3個異步可重構計算單元輸入數據信號以及計算多路複選器13的2個輸出數據信號相連，因此數據輸出多路複選器9可採用5選1多路複選器實現。
由於每個異步信號輸出多路複選器10的輸入端分別和4個異步可重構計算單元輸入異步信號以及異步信號生成模塊5的輸出信號aout相連，因此異步信號輸出多路複選器10可採用5選1多路複選器實現。
本實用新型中的預充電電路11如圖3所示，可由七個pmos管P、七個nmos管N以及一個反相器T構成。圖中，start信號端為與異步計算控制模塊2的輸出端相連端點，ainh，binh，cinh信號端為與三個數據輸入多路複選器8的輸出端相連的端點。ainl，binl，cinl信號分別為ainh，binh，cinh信號的取反。
圖4是以1位全加器為例的計算電路圖，它由兩個差動級聯邏輯電路構成，其中第一個差動級聯邏輯電路用於產生結果位(fout)，其包括兩個pmos管P，四個反向器T以及21個nmos管N；第二個差動級聯邏輯電路用於產生進位(cout)，其包括兩個pmos管P，四個反向器T以及11個nmos管N。其中，每個差動級聯邏輯電路中的四個反向器T都分為兩組，頭尾相接，起到緩衝暫存的作用。
本實用新型的異步通信可重構計算單元工作過程如下數據輸入路由模塊1中的三個8選1數據輸入多路複選器8從可重構計算單元的8個輸入數據信號ed1，ed2，sd1，sd2，wd1，wd2，nd1，nd2中選擇3個ain，bin，cin作為異步計算模塊3的3個輸入數據。異步計算控制模塊2通過對可重構計算單元的8個輸入異步信號ea1，ea2，sa1，sa2，wa1，wa2，na1，na2進行判斷，看其是否有效，從而產生異步計算啟動信號start輸出到異步計算模塊3，用於控制異步計算的工作狀態。預充電電路11中，ainh，ain1，binh，bin1，cinh，cin1為3組互補輸入信號。這3組互補輸入信號用於通過2位編碼來標誌輸入數據——當互補輸入信號為「01」或者「10」時，代表有效的「0」或者「1」信號，可以用以計算；「00」則代表無效信號，不進行計算；「11」為非法信號，不應在計算中出現。若且唯若3組互補輸入數據均為有效，且異步計算控制模塊2的輸出的計算啟動信號start有效時，預充電電路11的輸出充電信號pre才為有效，即該充電信號將對計算電路12進行充電，使其進入計算狀態。
以一位全加器為例，當充電信號有效時，計算電路12中的兩個差動級聯邏輯電路中的四個pmos管P均導通，兩個接地的nmos管N均關閉，電路開始進行充電，進入待計算狀態。第一個差動級聯邏輯電路中的其餘20個nmos管N用於實現一位全加器的結果位邏輯，分別產生2個互補的結果位(fouth，foutl)，其中有效結果位為fouth；第二個差動級聯邏輯電路中的其餘10個nmos管N用於實現一位全加器的結果位邏輯，分別產生2個互補的結果位(couth，coutl)，其中有效結果位為couth。計算電路12的兩個輸出fout，cout通過反向器緩衝暫存，分別輸出到第一、第二計算多路複選器13。第一、第二計算多路複選器13從計算電路12輸出信號中選擇出所需的兩個計算結果信號dout1，dout2，分別輸出到異步信號生成模塊5以及八個數據輸出多路複選器9。八個數據輸出多路複選器9對計算結果dout1，dout2以及可重構計算單元輸入數據進行選擇，生成該可重構計算單元的八個輸出數據。異步信號生成模塊5通過對計算結果進行處理，判斷當前計算是否完成，從而產生用於標誌該可重構計算單元狀態的異步應答信號aout輸出到八個異步信號輸出多路複選器10。八個異步信號輸出多路複選器10對異步信號生成模塊5產生的異步應答信號以及可重構計算單元的輸入異步信號進行選擇，生成該異步可重構計算單元的八個輸出異步信號。
上述實施例用來解釋說明本實用新型，而不是對本實用新型進行限制，在本實用新型的精神和權利要求的保護範圍內，對本實用新型作出的任何修改和改變，都落入本實用新型的保護範圍。
權利要求1.採用異步通信機制的可重構計算單元，其特徵是，它包括數據輸入路由模塊(1)、異步計算控制模塊(2)、異步計算模塊(3)、數據輸出路由模塊(4)、異步信號生成模塊(5)、異步信號輸出路由模塊(6)和配置模塊(7)，所說的數據輸入路由模塊(1)內具有三個數據輸入多路複選器(8)，數據輸出路由模塊(4)具有八個數據輸出多路複選器(9)，異步信號輸出路由模塊(6)內具有八個異步信號輸出多路複選器(10)，異步計算模塊(3)包括計算電路(12)、一個預充電電路(11)以及兩個用於計算多路複選器(13)，數據輸入路由模塊(1)中的每個數據輸入多路複選器(8)的輸入端與輸入可重構計算單元的八個數據信號(ed1，ed2，sd1，sd2，wd1，wd2，nd1，nd2)相連，輸出端分別與異步計算模塊[3]中的預充電電路(11)以及計算電路(12)的輸入端相連，異步計算控制模塊(2)的輸入端與輸入可重構計算單元的八個異步信號(ea1，ea2，sa1，sa2，wa1，wa2，na1，na2)相連，輸出端和異步計算模塊(3)中的預充電電路(11)的另一輸入端相連，預充電電路(11)的輸出端(pre)和計算電路(12)的另一輸入端相連，計算電路(12)的一個輸出端(fout)和第一計算多路複選器(13)的輸入端相連，計算電路(12)的另一個輸出端(cout)和第二計算多路複選器(13)的輸入端相連，兩個計算多路複選器(13)的輸出端(dout1，dout2)分別和數據輸出路由模塊(4)中的八個數據輸出多路複選器(9)以及異步信號生成模塊(5)的輸入端相連，數據輸出路由模塊(4)中的第一數據輸出多路複選器(9)的輸入端和可重構計算單元的第三、第五、第七數據信號(sd1，wd1，nd1)相連，第二數據輸出多路複選器(9)的輸入端和可重構計算單元的第四、第六、第八數據信號(sd2，wd2，nd2)相連，第三數據輸出多路複選器(9)的輸入端和可重構計算單元的第一、第五、第七數據信號(ed1，wd1，nd1)相連，第四數據輸出多路複選器(9)的輸入端和可重構計算單元的第二、第六、第八數據信號(ed2，wd2，nd2)相連，第五數據輸出多路複選器(9)的輸入端和可重構計算單元的第一、第三、第七數據信號(ed1，sd1，nd1)相連，第六數據輸出多路複選器(9)的輸入端和可重構計算單元的第二、第四、第八數據信號(ed2，sd2，nd2)相連，第七數據輸出多路複選器(9)的輸入端和可重構計算單元的第一、第三、第五數據信號(ed1，sd1，wd1)相連，第八數據輸出多路複選器(9)的輸入端和可重構計算單元的第二、第四、第六數據信號(ed2，sd2，wd2)相連，八個數據輸出多路複選器(9)的輸出端為可重構計算單元的輸出數據信號端，異步信號生成模塊(5)的輸出端分別與異步信號輸出路由模塊(6)中的八個異步信號輸出多路複選器(10)的輸入端相連，異步信號輸出路由模塊(6)中的第一、第三、第五、第七異步信號輸出多路複選器(10)的輸入端均與輸入可重構計算單元的第一、第三、第五、第七異步信號(ea1，sa1，wa1，na1)相連，第二、第四、第六、第八異步信號輸出多路複選器(10)的輸入端均與輸入可重構計算單元的第二、第四、第六、第八異步信號(ea2，sa2，wa2，na2)相連，八個異步信號輸出多路複選器(10)的輸出端為可重構計算單元的輸出異步信號端，用於存放單元配置信息的配置模塊(7)的輸入端連接輸入配置數據，輸出端分別和可重構計算單元中的數據輸入多路複選器(8)、數據輸出多路複選器(9)、異步信號輸出多路複選器(10)、異步計算控制模塊(2)、異步信號生成模塊(5)以及計算多路複選器(13)的輸入端相連。
2.根據權利要求1所述的採用異步通信機制的可重構計算單元，其特徵在於所說的配置模塊(7)由基於雙埠D觸發器的寄存器堆文件構成。
3.根據權利要求1所述的採用異步通信機制的可重構計算單元，其特徵在於所說的數據輸入多路複選器(8)是8選1多路複選器。
4.根據權利要求1所述的採用異步通信機制的可重構計算單元，其特徵在於所說的數據輸出多路複選器(9)是5選1多路複選器。
5.根據權利要求1所述的採用異步通信機制的可重構計算單元，其特徵在於所說的異步信號輸出多路複選器(10)是5選1多路複選器。
6.根據權利要求1所述的採用異步通信機制的可重構計算單元，其特徵在於所說的預充電電路(11)由七個pmos管、七個nmos管以及一個反相器構成。
7.根據權利要求1所述的採用異步通信機制的可重構計算單元，其特徵在於所說的計算電路(12)是差動級聯邏輯運算電路。
8.根據權利要求1所述的採用異步通信機制的可重構計算單元，其特徵在於所說的計算電路(12)的個數與異步可重構計算單元支持的計算功能數目相對應。
專利摘要本實用新型公開的採用異步通信機制的可重構計算單元包括數據輸入路由模塊、異步計算控制模塊、異步計算模塊、數據輸出路由模塊、異步信號生成模塊、異步信號輸出路由模塊和配置模塊。根據配置模塊中的信息，輸入數據經數據輸入路由模塊選擇進入異步計算模塊，在異步計算控制模塊的控制下進行計算。計算結果輸出到異步信號生成模塊和數據輸出路由模塊。數據輸出路由模塊通過選擇產生該可重構單元的輸出數據，異步信號生成模塊通過對計算結果進行判斷產生該可重構單元的異步應答信號輸至異步信號輸出路由模塊，其通過選擇產生該可重構單元的輸出異步信號。本實用新型採用異步通信機制，不需要用最長運算周期來統一時鐘周期，極大地提高了運算效率，同時功耗大大降低。
文檔編號G06F15/76GK2849838SQ200520116898
公開日2006年12月20日 申請日期2005年12月2日 優先權日2005年12月2日
發明者沈海斌, 季愛明 申請人:浙江大學