一種可重構的運動控制器的製作方法

2023-07-28 18:24:26

專利名稱：一種可重構的運動控制器的製作方法
技術領域：
本實用新型涉及一種可重配置的用於控制步進、伺服電機運動的運動控制器，是一種 可通過重配置從而改變其功能的運動控制器。
背景技術：
早期的運動控制器專門針對某種數控設備的特定工藝而設計，這類控制器可以獨立完 成運動控制功能、工藝技術要求，甚至人機互動等功能，但它的丌放性較差，用戶不能根 據應用需求而重組運動控制系統。現代運動控制器朝開放式的結構發展，採用專用ASIC 晶片的運動控制器存在硬體結構柔性度差的缺點，硬體結構的改動即意味著重新布線和制 板，因而未能很好地適應個性化、快速變化的製造業市場的需求。隨著高密度高容量可編 程邏輯器件技術的發展，FPGA (現場可編程邏輯陣列)晶片可以隨時更改其邏輯組合實現 新的功能，這意味著可以在一定的範圍內不需重新布線而增加新的功能，因此在高性能開 放式運動控制器中的應用越來越廣泛。
然而，使用FPGA晶片的運動控制器未能有效地將運動控制器的硬體功能劃分為獨立 模塊單元，系統各個部件之間的連接耦合非常緊密，且依靠手工進行部件之間的連接和集 成，其效率較低，所設計的運動控制器無論是後期維護或者升級、改動都相當困難。
實用新型內容
本實用新型的目的在於克服現有技術存在的不足，提供一種可重構的運動控制器，以 適應現代個性化、快速變化的製造業市場的需求，本實用新型通過如下技術方案實現
一種可重構運動控制器，由DSP計算子系統1和FPGA子系統4構成；所述的DSP 計算子系統l由DSP、 SDRAM、非易失存儲器、時鐘電路2和電源管理電路3構成；電源 管理電路3為DSP提供電源，SDRAM、非易失存儲器、時鐘電路2分別與DSP連接，DSP 子系統1與FPGA子系統4之間通過DSP的外部總線連接；所述FPGA子系統4包括脈 衝模塊13、 PWM模塊12、限位傳感器輸入模塊6、通用開關量輸入模塊7、通用丌關量輸 出模塊ll、模擬量接口模塊5、編碼器輸入模塊IO、 DSP通信接口模塊8、主機通信接口 模塊9,所述各個模塊連接到Avalon總線上，並通過Avalon總線交互信息。
所述的可重構運動控制器的脈衝模塊13由輸出信號類型選擇寄存器16、 PWM信號發生器15、脈衝序列發生器14、脈衝計數器&比較器17、脈衝輸出模式轉換19及輸出模式 選擇寄存器18組成；輸出信號類型選擇寄存器16分別與PWM信號發生器15、脈衝序列 發生器14連接，脈衝序列發生器14分別與脈衝計數器&比較器17和脈衝輸出模式轉換19 連接，脈衝序列發生器14輸出的脈衝序列和脈衝計數器&比較器17的輸出信號通過一個 與門與脈衝輸出模式轉換19連接，輸出模式選擇寄存器18與脈衝輸出模式轉換19連接。
所述的可重構運動控制器的PWM信號發生器15、脈衝序列發生器I4與總線接口連接， 輸出信號類型選擇寄存器16選擇來自總線接口的數據，其中一路輸入到PWM發生器15， PWM信號發生器15根據佔空比和頻率產生PWM脈衝；另一路輸入到脈衝序列發生器14， 脈衝序列發生器14產生脈衝和方向信號，脈衝計數&比較器17的控制信號與脈衝序列發 生器14的輸出相與，結果送至輸出模式轉換19;輸出模式選擇寄存器18的控制信號輸出 作為輸出模式轉換19的控制輸入，控制脈衝序列的輸出模式。
所述的可重構運動控制器的脈衝序列發生器14由插補結果寄存器20、累加器25、比 較設定值寄存器21、比較器24構成;插補結果寄存器20與基準時鐘輸入到累加器25，插 補結果以基準時鐘的頻率累加到累加器25，累加器25的輸出結果與比較設定值寄存器21 的值送到比較器24進行比較，累加器25的輸出與比較設定值寄存器21的值之間的大小關 系周期性翻轉，從而使比較器24輸出連續脈衝。
所述FPGA子系統4採用EP1C6Q240C8FPGA晶片，內部硬體邏輯採用了可編程片上 系統(SOPC)技術，各個功能模塊封裝為符合Avalon總線標準的IP (Intellectual Property) 核(或稱IP組件)。DSP子系統1與FPGA子系統4之間通過DSP的外部總線連接，雖然 DSP位於FPGA的外部，但由於Avalon總線為其提供了主埠(Master Port),使得它可以 通過Avalon總線無縫地與FPGA的內部模塊進行數據交互，其行為在邏輯上與嵌入在FPGA 內部的處理器是一致的，而DSP提供了較內嵌處理器更強的計算能力。這樣既利用了 SOPC 的結構靈活、可快速重組等優勢，又保證了足夠的計算能力和精度。
本實用新型即可重構運動控制器的設計採用了組件化的設計理念，其設計過程分為兩 個階段IP組件設計和應用設計。可重構運動控制器的功能以IP組件為基本單元，每個IP 組件實現特定的功能，IP組件之間通過總線相連。
在IP組件設計階段，設計出實現運動控制領域常用的功能模塊，經測試後根據總線規 範和接口定義封裝為可重用的IP組件，添加到組件庫(ComponentLibrary)中備用。運動 控制器常用的功能模塊有脈衝模塊13、編碼器輸入模塊IO、 PWM模塊12、限位傳感器 輸入模塊6、通用丌關量輸入模塊7、通用開關量輸出模塊ll、模擬量接口模塊5等。與現有技術相比，本實用新型具有如下優點在應用設計階段，從IP組件庫中選取所 需的組件並配置相關的參數，即可以快速地組裝為滿足某個特定設備控制功能的運動控制 器。由於組裝的過程是由EDA工具自動完成的，因此極大地降低了風險和縮短運動控制器 的開發時間。若需實現新的控制功能，可通過添加或改動IP組件，從而滿足新的應用需求。

附圖1為可重構運動控制器的結構示意圖； 附圖2為FPGA子系統結構示意圖； 附圖3脈衝模塊13的邏輯電路； 附圖4脈衝序列發生器14的邏輯電路。
具體實施方式

本實用新型是通過更改FPGA子系統的內部功能模塊實現可重構的。如附圖1所示， 可重構運動控制器由DSP計算子系統1、 FPGA子系統4組成。DSP計算子系統1是該運 動控制器的計算核心，主要由DSP、 SDRAM、非易失存儲器、時鐘電路2和電源管理電路 3電路構成。DSP計算子系統1負責管理整個系統的資源，負擔所有運動控制算法的計算 任務。FPGA子系統4則實現運動控制的各種硬體功能，包括地址解碼、脈衝序列發生、 PWM信號發生、傳感器輸入、通用輸入或輸出、D/A轉換器接口邏輯、編碼器脈衝計數等 功能。
附圖2是實現三個運動軸控制功能的實施例。它由脈衝模塊13、編碼器輸入模塊IO、 PWM信號發生模塊12、限位傳感器輸入模塊6、通用開關量輸入模塊7、通用開關量輸出 模塊ll、模擬量接口模塊5、 DSP通信接口模塊8、主機通信接口模塊9等組成。其中每 個模塊由功能邏輯電路和埠構成，功能邏輯電路實現模塊的功能，埠則用於與其它模 塊或設備進行信息交互，埠有主(Master)埠和從(Slave)埠之分，具有主埠的 模塊可對具有從埠的模塊執行讀寫操作。包含了這兩種埠的模塊可以封裝為符合 Avalon標準的組件(component)。包含主埠的組件可與多個從埠的組件進行連接，而 主埠與從埠之間的連接通過Avalon總線來實現。
附圖2中，DSP通信接口模塊和主機通信接口模塊均包含有外部總線接口和主埠， 分別實現與DSP總線和PC104主機的PC/104總線連接。各自的主埠分別與雙埠 RAM 相連。雙埠 RAM具有兩個從埠 ，通過這些從埠以及Avalon總線，DSP子系統和PC 104 主機系統得以交互信息。其中脈衝模塊13是該運動控制器的核心模塊，它實現的功能是 當控制器工作在脈衝輸出方式時，根據插補計算的結果即進給量送出相應數量的脈衝序列，
5並根據進給方向輸出方向信號，或者選擇從相應的通道輸出脈衝序列。該模塊可選輸出兩 種信號(l)輸出脈衝序列,以控制步進電機或工作在位置模式的伺服電機系統；(2)輸出連續 的PWM脈衝信號，可以控制變頻器控制的主軸。以下是脈衝模塊13的實施例。
脈衝模塊13主要由"輸出信號類型選擇寄存器16" 、 "PWM信號發生器15"、"脈 衝序列發生器14"、"脈衝計數器&比較器17"、"脈衝輸出模式轉換19"及"脈衝輸出 模式選擇寄存器18"組成，其邏輯結構如附圖3所示。PWM脈衝由"PWM信號發生器 15"根據相關的參數(包括佔空比和頻率)產生；對於脈衝序列輸出方式，則既要控制脈 衝的頻率，還要控制其輸出數量。脈衝序列發生器14由"插補結果寄存器20"、"累加器 25"、"比較設定值寄存器21"、"比較器24"、"脈衝計數器&比較器22"及與門23構成，
脈衝序列的產生原理如下設插補周期為r，第/次插補的結果為乂，則脈衝序列的頻率 為即要求脈衝模塊13在r時間內產生iV,個脈衝，該功能由附圖4所示的邏輯 電路來實現。如附圖4所示，插補結果以義^頻率累加到"累加器25",同時送到"比較
器24"進行比較，如果累加結果大於或等於"比較設定值寄存器21 "的設定值C ，"比較 器24"的輸出邏輯翻轉一次("0 — l"或"1—0")，同時"累加器25"清零，因此"比較
器24"輸出脈衝的頻率為 ,=^^ ，"比較器24"輸出的脈衝即為"脈衝序列 發生器14"輸出的脈衝，因此，"比較設定值寄存器21"的值C、累加時鐘頻率/d以及
插補周期必須滿足以下關係^ = /t.=^M^zz>I = ^^3C = ^^，"脈衝序列發生
器14"的輸出是連續的脈衝信號，因此脈衝模塊13輸出脈衝序列的數量須通過"脈衝計數
器&比較器22"和與門23電路進行控制，如附圖4所示。當脈衝的計數值等於插補輸出^
時，"脈衝計數器&比較器22"電路輸出邏輯"0"，於是與門23阻斷脈衝信號的繼續輸出。
附圖4中的"輸出模式轉換19"電路將輸出的脈衝序列轉換為脈衝+方向或正脈衝+負脈衝的
輸出模式，以適應不同的伺服驅動器的接口要求。
功能模塊經過仿真和測試，封裝為IP組件備用。由於FPGA晶片生產商提供了相應的
EDA工具，從而加速了從模塊到組件的封裝過程。將模塊埠的地址總線、數據總線、控
制信號(讀、寫、片選、復位等)映射到Avalon總線的相應接口信號，其它任何附加的非
Avalon埠則一律與Avalon的"export"類型信號對應，並將作為模塊的外部輸出接口 。
權利要求1、一種可重構運動控制器，其特徵在於由DSP計算子系統(1)和FPGA子系統(4)構成；所述的DSP計算子系統(1)由DSP、SDRAM、非易失存儲器、時鐘電路(2)和電源管理電路(3)構成；電源管理電路(3)為DSP提供電源，SDRAM、非易失存儲器、時鐘電路(2)分別與DSP連接，DSP子系統(1)與FPGA子系統(4)之間通過DSP的外部總線連接；所述FPGA子系統(4)包括脈衝模塊(13)、PWM模塊(12)、限位傳感器輸入模塊(6)、通用開關量輸入模塊(7)、通用開關量輸出模塊(11)、模擬量接口模塊(5)、編碼器輸入模塊(10)、DSP通信接口模塊(8)、主機通信接口模塊(9)，所述各個模塊連接到Avalon總線上，並通過Avalon總線交互信息。
2、 根據權利要求1所述的可重構運動控制器，其特徵在於所述的脈衝模塊(13)由輸 出信號類型選擇寄存器(16) 、 PWM信號發生器(15)、脈衝序列發生器(14)、脈衝計 數器&比較器(17)、脈衝輸出模式轉換(19)及輸出模式選擇寄存器(18)組成；輸出 信號類型選擇寄存器(16)分別與PWM信號發生器(15)、脈衝序列發生器(14)連接， 脈衝序列發生器(14)分別與脈衝計數器&比較器(17)和脈衝輸出模式轉換(19)連接， 脈衝序列發生器(14)輸出的脈衝序列和脈衝計數器&比較器(17)的輸出信號通過一個 與門與脈衝輸出模式轉換(19)連接，輸出模式選擇寄存器(18)與脈衝輸出模式轉換(19) 連接。
3、 根據權利要求2所述的可重構運動控制器，其特徵在於所述PWM信號發生器(15)、 脈衝序列發生器(14)與總線接口連接，輸出信號類型選擇寄存器(16)選擇來自總線接 口的數據，其中一路輸入到PWM發生器(15) ， PWM信號發生器(15)根據佔空比和頻 率產生PWM脈衝；另一路輸入到脈衝序列發生器(14)，脈衝序列發生器(14)產生脈 衝和方向信號，脈衝計數&比較器(17)的控制信號與脈衝序列發生器(14)的輸出相與， 結果送至輸出模式轉換(19);輸出模式選擇寄存器(18)的控制信號輸出作為輸出模式 轉換(19)的控制輸入，控制脈衝序列的輸出模式。
4、 根據權利要求3所述的可重構運動控制器，其特徵在於所述的脈衝序列發生器(14) 由插補結果寄存器(20)、累加器(25)、比較設定值寄存器(21)、比較器(24)構成；插 補結果寄存器(20)與基準時鐘輸入到累加器(25)，插補結果以基準時鐘的頻率累加到 累加器(25)，累加器(25)的輸出結果與比較設定值寄存器(21)的值送到比較器(24) 進行比較。
專利摘要本實用新型提供一種可重構運動控制器，由DSP計算子系統和FPGA子系統構成，所述的DSP計算子系統由DSP、SDRAM、非易失存儲器、時鐘電路和電源管理電路構成；其中SDRAM、非易失存儲器、時鐘電路分別與DSP連接，DSP子系統與FPGA子系統之間通過DSP的外部總線連接；所述FPGA子系統包括脈衝模塊、PWM模塊、限位傳感器輸入模塊、通用開關量輸入模塊、通用開關量輸出模塊、模擬量接口模塊、編碼器輸入模塊、DSP通信接口模塊、主機通信接口模塊，所述各個模塊連接到Avalon總線上。本實用新型用於控制步進、伺服電機的運動，所設計的運動控制器在具有快速可重構的功能。
文檔編號G05B19/414GK201138446SQ20082004247
公開日2008年10月22日 申請日期2008年1月4日 優先權日2008年1月4日
發明者馮壽廷, 迪 李 申請人:華南理工大學