數字隨耦器、數字儲存組件以及靜態隨機存取內存的製作方法
2023-07-28 08:19:06
專利名稱：數字隨耦器、數字儲存組件以及靜態隨機存取內存的製作方法
技術領域：
本實用新型有關於一種儲存裝置，特別有關於一種應用數字隨耦器、及其建構而成的數字儲存組件；更有關於應用上述數字儲存組件建構而成的SRAM內存。
現有技術在先進的CMOS製程中，淺溝槽隔離(STI)是一種常用的隔離方法。然而由鄰近源極或汲極的電場穿透至通道或是基底的效應是顯著的，特別是STI的間隔縮小至小於0.15um。強化並且利用電場穿透效應以形成有用的垂直電阻和場效電晶體(FET)的技術已經揭露。圖1A-圖1B表示p型垂直電阻。圖1B中的p型垂直電阻是由一般CMOS製程製造，圖1A的STI、n+摻雜區比第圖1B的STI、n+摻雜區深。垂直電阻可以由現有CMOS製程加上額外的三道光罩程序製造而成。其中一道光罩是用於蝕刻淺溝槽隔離區120、122，另一道光罩是用於n+控制接面110、112的高能離子植入，再另一道光罩是特別用於垂直通道區101的離子植入用以調整摻雜濃度。P型垂直通道區101的電阻值隨著n+控制接面110、112的偏壓Vn變化。當偏壓Vn的電壓在接地電位，p型垂直通道區101在側壁產生一小空乏區。垂直電阻的電阻值主要是由垂直通道區101的截面積所決定。當偏壓Vn為高電壓，空乏區擴大，甚至擴大至整個垂直信道，或者垂直信道區101甚至進入反轉區，則垂直電阻的電阻值也就增加到非常大。
圖1所示的p型「場控」(field control)電阻的n+控制接面110、112可以改善為圖2A或是圖2B所示的p+控制接面130、132，其下方各有一n型底座(n-base)140、142用以隔絕p型基底200，因此p+控制接面130、132可以偏壓在零伏特，甚至是負電壓，例如-Vcc，如圖2B所示。當p+控制接面130、132的偏壓Vp在負電壓，p型垂直通道區101在淺溝槽隔離區120、122的側壁進入電洞累積區(偏壓Vp在更負電壓，電洞累積更顯著)，垂直場效電晶體導通。如圖2A所示，當偏壓Vp在+Vcc，p型垂直通道區101在淺溝槽隔離區120、122的側壁完全進入空乏區(或者甚至進入反轉區)，如果摻雜濃度夠低，則垂直場效電晶體關閉。偏壓Vp所需要的正、負電壓是由晶片上的電荷幫浦(charge pump)產生。n型底座140、142的摻雜製程是接著p+控制接面130、132的p+摻雜製程。由於p+控制接面130、132和p型垂直通道區101之間有較小的費米能階差，p+控制接面130、132有容易感應電洞累積的好處。垂直場效電晶體亦可以只由一個淺溝槽隔離區的側壁用一個控制接面操作。p型垂直場效電晶體的操作方式是異於現有接面場效電晶體，以及表面金氧半電晶體。
圖3A表示p型垂直場效電晶體的結構圖。圖3B表示p型垂直場效電晶體的I-V特性曲線圖(基底接地時)。當p+控制接面130、132的偏壓Vp是在-Vcc，p型垂直通道的表面是在強累積區，大電流Ir流過垂直場效電晶體，也就是強導通。當p+控制接面130、132的偏壓Vp是在+Vcc，p型垂直通道完全是在空乏區，小漏電流流過垂直場效電晶體，也就是關閉。當p+控制接面130、132的偏壓Vp是在接地，p型垂直通道的表面是在輕微累積區(是由於p+控制接面130、132和p型垂直通道區101之間有較小的費米能階差)，電流Ir流過垂直場效電晶體，也就是正常導通。當跨於垂直場效電晶體的電壓Vr增加到更大的正電壓，由於p型垂直通道區101上方和p+控制接面130、132的電位差，p型垂直通道區101上方電洞累積更劇烈，電流Ir增加的更快。在本實用新型中，對於正的電壓Vr(0v到Vcc)，正常導通已經足夠。
同樣地，相同的原理也可以應用於垂直n型電阻以及垂直n型場效電晶體，其形成和操作是類似的，把圖1、圖2垂直p型場效電晶體的極性和偏壓反轉。
圖4A表示n型垂直場效電晶體的結構圖。圖4B表示n型垂直場效電晶體的I-V特性曲線圖(n型井區202系偏壓在Vcc)。當n+控制接面110、112的偏壓Vn大於Vcc時，n型垂直通道的表面顯然是在電子累積區(當偏壓Vn在更大的正電壓，例如在+2Vcc時，則是在強電子累積區)，電流Ir流過n型垂直場效電晶體，也就是導通。當n+控制接面110、112的偏壓Vn是+Vcc時，n型垂直通道的表面是在輕微累積區(是由於n+控制接面110、112和低摻雜n型垂直通道區102之間有較小的費米階差)，電流Ir流過垂直場效電晶體，也就是適當(moderate)導通。當n+控制接面110、112的偏壓Vn為接地，n型垂直通道完全是在空乏區，小漏電流流過垂直場效電晶體，也就是關閉。
當跨於垂直場效電晶體的電壓(也就是Vcc-Vr)增加到更大的電壓，n型垂直信道區101側壁上方電子累積更具劇烈，電流Ir增加的更快。在本實用新型中，正常導通已經足夠，不需要產生高電壓的電荷幫浦。
圖5A表示現有6-T SRAM記憶單元電路圖，其包括兩個p型金氧半電晶體p1、p2、兩個n型金氧半電晶體n1、n2所組成交叉耦合CMOS反相器(INV-1、INV-2)，以及兩個開關電晶體S1、S2。開關電晶體S1將交叉耦合反相器INV-1的輸入端、INV-2的輸出端耦接到位線BL，開關電晶體S2將交叉耦合反相器INV-1的輸出端、INV-2的輸入端耦接到互補位線BL；其等效電路如圖5B所示。
圖6表示現有使用0.13um CMOS製程的6-T SRAM的布局。傳統SRAM如圖5A、圖5B、及圖6所示，均使用兩個交叉耦合反相器INV-1、INV-2作為儲存記憶胞(cell)或儲存組件。傳統記憶胞中MOS電晶體的尺寸明顯地大於垂直型場效電晶體的尺寸。因此，若能使用垂直型場效電晶體來製作儲存組件，不僅能利用組件縮小化產生的場穿透特性，同時可以改善現有SRAM記憶單元佔用太多面積的問題。
發明內容
為了解決現有SRAM內存佔用太多面積的問題，本實用新型首先利用一對垂直場效電晶體建構出一數字隨耦器，再利用數字隨耦器建構成一數字儲存組件，由於上述數字隨耦器的布局面積小、結構簡單，因此能夠建構出面積小結構簡單的數字儲存組件。再進一步將上述數字儲存組件作為SRAM內存的單元，即能大幅降低SRAM內存所佔的面積。
為達成上述目的，本實用新型提出的數字隨耦器包括一第一型和一第二型垂直場效電晶體。上述第一型垂直場效電晶體，包括一第一型井區，設置於一第二型基底中；一第一型垂直通道區，設置於上述第一型井區中；及，一第一型控制接面區，設置於上述第一型井區中且與上述第一型井區及第一型垂直通道區互相區隔開。上述一第二型垂直場效電晶體，包括一第二型垂直通道區，設置於上述第二型基底中；一第二型控制接面區，設置於上述第二型基底中且與上述第二型基，及第二型垂直通道區互相區隔開。
上述數字隨耦器更包括一第一連接層，連接上述第一型、第二型控制接面區，作為上述數字隨耦器的輸入端；以及，一第二連接層，連接上述第一型、第二型垂直通道區，作為上述數字隨耦器的輸出端。
應用上述數字隨耦器，本實用新型所提出的數字儲存組件，包括一開關；以及，一數字隨耦器(結構亦可同上述)，其輸入端耦接上述開關的輸出，且其輸出端反饋至上述輸入端。其中，當上述開關導通時，上述數字隨耦器提供數據的存取，當上述開關關閉時，上述數字隨耦器則鎖住所存入的數據。
應用上述數字儲存組件，本實用新型所提出的SRAM內存，包括一第一字符線；一第一位線；一第一數字隨耦器(結構亦可以同上所述)，其輸出端反饋至其輸入端；以及，一第一開關，耦接於上述第一位線及上述第一數字隨耦器的輸入端之間；其中，當上述第一開關接收上述字符線的信號而導通時，上述第一數字隨耦器提供數據的存取，當上述開關關閉時，上述數字隨耦器則鎖住所存入的數據。
圖1A～圖1B表示p型垂直電阻。
圖2A～圖2B表示p型垂直場效電晶體。
圖3A表示n型垂直場效電晶體。
圖3B表示P型垂直場效電晶體的I-V曲線(基底接地)。
圖4A表示n型垂直場效電晶體。
圖4B表示n型垂直場效電晶體的I-V曲線(n型井區偏壓在Vcc)。
圖5A表示現有6-T SRAM電路圖。
圖5B表示現有6-T SRAM等效電路圖。
圖6表示現有6-T SRAM布局圖。
圖7A～圖7B表示本實用新型的數字隨耦器。
圖8A表示本實用新型數字隨耦器的布局圖。
圖8B表示本實用新型數字隨耦器的功能方塊圖。
圖9A表示本實用新型數字儲存組件的電路圖。
圖9B表示現有數字儲存組件的電路圖。
圖10A表示本實用新型SRAM的記憶單元電路圖。
圖10B表示本實用新型SRAM的記憶單元布局圖。
圖11表示本實用新型儲存兩位的SRAM的記憶單元電路圖。
圖12A表示本實用新型儲存一位的SRAM的記憶單元電路圖。
圖12B表示本實用新型儲存一位的SRAM的記憶單元布局圖。
符號說明101、801p型垂直通道 102、802n型垂直通道110、112n+控制接面 120、122淺溝槽隔離區810 n+控制接面 830 p+控制接面130、132p+控制接面 140、142n型基座150、152p型基座 900 栓鎖器
200 p型基底 202 n型井區300 數字儲存組件 SA1、SA2感應放大器S1、S2輸入開關 M11、M12金屬層400、500、600 SRAM記憶單元latch-1、latch-2 數字儲存組件INV-1、INV-2、Inv 反相器具體實施方式
本實用新型利用一對垂直場效電晶體建構出一數字隨耦器(digitalfollower)，再利用數字隨耦器建構成一數字儲存組件，更進一步出一種新SRAM記憶單元的結構。本實用新型提出的具有兩個儲存組件SRAM記憶單元比現有的SRAM記憶單元更省面積。配合感應放大器使用參考電壓Vcc/2，本實用新型的SRAM記憶單元也可以儲存兩個位。另外配合感應放大器使用參考電壓Vcc/2，本實用新型的SRAM記憶單元也可以使用一個儲存組件，一條位線。
圖7A顯示本實用新型應用垂直型場效電晶體所製成之一數字隨耦器(digital follower)300，可作為數字儲存組件、或栓鎖器(latch)。
如圖所示，上述數字隨耦器300，包括一p型垂直場效電晶體300p、以及一n型垂直場效電晶體300n；其中p型垂直場效電晶體300p的p+控制接面130和n型垂直場效電晶體n+控制接面110耦接在一起成為數字隨耦器300的輸入端301；而p型垂直場效電晶體300p的p型垂直通道101和n型垂直場效電晶體300n的n型垂直通道102則耦接在一起成為數字隨耦器300的輸出端305。上述p型垂直場效電晶體300p和n型垂直場效電晶體300n的結構及動作原理，已詳述於圖2A、圖2B、圖3A、圖3B、圖4A及圖4B，在此不再予以贅述。
如圖7A所示，當輸入端301的偏壓Vi為高電壓，例如Vcc，n型垂直信道102由電子累積而導通，而p型垂直通道101則關閉。因此，輸出端305會耦接到n型井區202，而n型井區202耦接到Vcc，所以輸出端305的輸出電壓成為Vcc。再如圖7B所示，當輸入端301的偏壓Vi為低電壓，例如0v，p型垂直通道101由電洞累積導通，而n型垂直通道102則關閉。因此，輸出端305會耦接到p型基底200，而p型基底200耦接到0v，所以輸出端305輸出電壓成為0v。
若將數字隨耦器300的輸入端301耦接到輸出端305，則可以維持住輸入端301的偏壓狀態、和輸出端305的輸出狀態；因此，數字隨耦器300可以用作儲存組件、或是栓鎖器，其功能相似於現有一對交叉耦合反相器所形成的栓鎖器。
圖8A表示一由一對垂直型場效電晶體所構成的數字隨耦器(栓鎖器)的緊密布局圖；其中，850表示形成於p型基底800的n型井區；AA表示主動區的範圍801和830分別表示形成於上述p型基底800中的p型垂直通道、及p+控制接面；802和810分別表示形成於上述n型井區850中的n型垂直通道、及n+控制接面；連接上述p+控制接面830和上述n+控制接面810的金屬層M11，作為上述數字隨耦器的輸入端以接收輸入電壓Vi；以及，連接上述p型垂直通道801和上述n型垂直通道802的金屬層M12，作為上述數字隨耦器的輸出端以送出電壓Vo。另外，圖8B表示數字隨耦器(或栓鎖器)的功能方塊圖。
和現有利用一對交叉耦合反相器所形成的栓鎖器相比較，圖8A所示的栓鎖器，消除了多晶矽柵極和用於連接到Vcc和接地的金屬接觸窗，使用垂直場效電晶體作為栓鎖器、或數字儲存組件的全部面積可以大量地減少。以0.13um製程為例，數字儲存組件可以使用最小的尺寸0.52μm×0.52μm，也就是一邊兩個間距(pitch)，以相同的製程和現有一對交叉耦合反相器所形成的栓鎖器比較，至少減少十倍。
圖9A表示本實用新型數字儲存組件的電路圖，使用由垂直型場效電晶體組成的栓鎖器900(或數字隨耦器)所建構而成。上述數字儲存組件，包括一輸入開關S1用以寫入數據至上述栓鎖器900，輸入開關S1例如是用現有的n型金氧半電晶體構成。圖9B則表示現有數字儲存組件的電路圖，其包括一輸入開關S1用以寫入數據，及由兩個反相器Inv來構成栓鎖器。
本實用新型進一步提出應用兩個數字儲存組件(如圖9A所示)來構成一種新穎SRAM記憶單元的架構。
請參照圖10A，本實用新型提出的一種SRAM記憶單元400，其包括兩個數字儲存組件latch-1、latch-2，兩個開關S1、S2(例如由n型金氧半電晶體所構成)；上述開關S1、S2配合互補位線BL、BLB而對數字儲存組件latch-1、latch-2進行數據寫入或讀出。圖10B表示圖10A所示SRAM記憶單元的布局圖，和圖5現有的SRAM記憶單元比較，面積至少減少兩倍。SRAM的記憶單元400讀寫操作則類似現有的SRAM記憶單元。
本實用新型提出的SRAM記憶單元400，由於具備兩個儲存單元(latch-1、latch-2)，故亦可用以儲存2位(2-bits)的數據。
圖11表示可儲存兩位數據的SRAM的記憶單元500，和圖10A相同，其包括兩個數字儲存組件latch-1、latch-2，兩個開關S1、S2(例如由n型金氧半電晶體構成)，上述開關S1、S2配合兩條位線BLa、BLb而可分別對數字儲存組件latch-1、latch-2進行數據寫入或讀出。
圖11和圖10a不同之處是在於，數字儲存組件latch-1、數字儲存組件latch-2可以分別獨立儲存高位準或是低位準的數據。在讀取操作期間，開關電晶體S1、S2導通，位線BLa、BLb分別偏壓在數字儲存組件latch-1、latch-2所儲存數據的位準，也就是2位數據，例如」11」、」10」、「00」、「01」。2位數據的讀取是由兩個感應放大器SA1、SA2分別比較數字儲存組件latch-1、數字儲存組件latch-2儲存的數據高於參考電壓Vcc/2或是低於參考電壓Vcc/2而決定，而感應放大器SA1、SA2的輸出電壓Voa、Vob所對應的邏輯值就是代表2位數據。
圖11所提出的可儲存兩位數據的SRAM記憶單元500，更可以進一步簡化成為儲存一位(1-bit)數據的SRAM記憶單元。
圖12A表示一儲存一位數據的SRAM記憶單元600，其包括一個數字儲存組件latch-1，一個開關S1(例如是由n型金氧半電晶體構成)，上述開關S1配合一條位線BL而對數字儲存組件latch-1進行1位數據的寫入和讀出。在讀取操作期間，開關電晶體S1導通，位線BL偏壓在數字儲存組件latch-1所儲存數據的位準，也就是1位數據。1位數據的讀取是由一個感應放大器SA1比較數字儲存組件latch-1儲存的數據高於參考電壓Vcc/2或是低於參考電壓Vcc/2而決定，感應放大器SA1的輸出電壓Vo所對應的邏輯值就是代表1位數據。圖12B則表示一儲存一位的SRAM記憶單元600的布局圖，一位的SRAM的記憶單元600可以更節省面積。
權利要求1.一種數字隨耦器(digital follower)，其特徵在於，包括一第一型垂直場效電晶體，包括一第一型井區，設置於一第二型基底中；一第一型垂直通道區，設置於上述第一型井區中；及一第一型控制接面區，設置於上述第一型井區中且與上述第一型井區及第一型垂直通道區互相區隔開；一第二型垂直場效電晶體，包括一第二型垂直通道區，設置於上述第二型基底中；一第二型控制接面區，設置於上述第二型基底中且與上述第二型基底及第二型垂直通道區互相區隔開；一第一連接層，連接上述第一型、第二型控制接面區，作為上述數字隨耦器的輸入端；以及一第二連接層，連接上述第一型、第二型垂直通道區，作為上述數字隨耦器的輸出端。
2.如權利要求1所述的數字隨耦器，其特徵在於，上述第一型井區為沿一第一方向設置的長條形區域；上述第一型垂直通道區和上述第一型控制接面區，沿上述第一方向設置；上述第二型垂直通道區和上述第二型控制接面區平行上述第一型井區而設置，而且分別地鄰近上述第一型垂直通道區和上述第一型控制接面區；上述第一、第二連接層實質彼此互相平行，且實質上垂直於上述第一方向。
3.如權利要求1所述的數字隨耦器，其特徵在於，上述第一型垂直場效電晶體更包括一第二型摻雜底座，設置於上述第一型控制接面區的下方；上述第二型垂直場效電晶體更包括一第一型摻雜底座，設置於上述第二型控制接面區的下方；且上述第一、第二型控制接面區為絕緣區所包圍。
4.一種數字儲存組件，其特徵在於，包括一開關；以及一數字隨耦器，由一第一型和一第二型垂直場效電晶體所構成，其輸入端耦接上述開關的輸出，且其輸出端反饋至上述輸入端；上述第一型垂直場效電晶體，包括一第一型垂直通道，及一第一型控制接面區，彼此間互為電性隔離；上述第二型垂直場效電晶體，包括一第二型垂直通道，及一第二型控制接面區，彼此間互為電性隔離；其中，上述第一型及第二型垂直通道互相耦接，作為上述數字隨耦器的輸入端；上述第一型及第二型控制接面互相耦接，作為上述數字隨耦器的輸出端；當上述開關導通時，上述數字隨耦器提供數據的存取，當上述開關關閉時，上述數字隨耦器則鎖住所存入的數據。
5.如權利要求4所述的數字儲存組件，其特徵在於，上述第二型垂直通道及上述第二型控制接面均設置於一第二型基底中，且上述第二型控制接面分別與上述第二型基底及第二型垂直通道區互相區隔開；以及上述第一型垂直通道及上述第一型控制接面均設置於一形成於上述第二型基底內的第一型井區中，且上述第二型控制接面分別與上述第一型井區及第一型垂直通道區互相區隔開。
6.如權利要求5所述的數字儲存組件，其特徵在於，上述第一型垂直場效電晶體更包括一第二型摻雜底座，設置於上述第一型控制接面的下方；上述第二型垂直場效電晶體更包括一第一型摻雜底座，設置於上述第二型控制接面的下方；上述第一型、第二型控制接面的側壁為絕緣區所包圍。
7.一種SRAM內存，其特徵在於，包括一第一字符線；一第一位線；一第一數字隨耦器，由一第一型和一第二型垂直場效電晶體所構成，其輸出端反饋至其輸入端；以及一第一開關，耦接於上述第一位線及上述第一數字隨耦器的輸入端之間；上述第一型垂直場效電晶體，包括一第一型垂直通道，及一第一型控制接面區，彼此間互相間隔開；上述第二型垂直場效電晶體，包括一第二型垂直通道，及一第二型控制接面區，彼此間互相區隔開；其中，上述第一型及第二型垂直通道互相耦接，作為上述數字隨耦器的輸入端；上述第一型及第二型控制接面互相耦接，作為上述數字隨耦器的輸出端；當上述第一開關接收上述字符線的信號而導通時，上述第一數字隨耦器提供數據的存取，當上述開關關閉時，上述數字隨耦器則鎖住所存入的數據。
8.如權利要求7所述的SRAM內存，其特徵在於，更包括一第二位線；一第二數字隨耦器，其結構同上述第一數字隨耦器，其輸出端亦反饋至其輸入端；以及一第二開關，耦接於上述第二位線及上述第二數字隨耦器的輸入端之間；其中，透過上述第一、第二位線配合上述第一、第二開關的操作，可分別獨立地對上述第一、第二數字隨耦器存取2位數據。
9.如權利要求8所述的SRAM內存，其特徵在於，更包括一第一、及一第二感應放大器；上述第一感應放大器耦接上述第一位線及一參考電壓，用以將由上述第一數字隨耦器所讀出的第一數據電壓與上述參考電壓比較，而決定上述第一數據的邏輯值；上述第二感應放大器耦接上述第二位線及上述參考電壓，用以將由上述第二數字隨耦器所讀出的第二數據電壓與上述參考電壓比較，而決定上述第二數據的邏輯值。
10.如權利要求7所述的SRAM內存，其特徵在於，更包括一第二位線，作為上述第一位線的互補位線；一第二數字隨耦器，其結構同上述第一數字隨耦器，其輸出端亦反饋至其輸入端；以及一第二開關，耦接於上述第二位線及上述第二數字隨耦器的輸入端之間；其中，透過上述第一、第二位線配合上述第一、第二開關的操作，而對上述第一、第二數字隨耦器進行互補數據的存取。
11.如權利要求7所述的SRAM內存，其特徵在於，上述第二型垂直通道及上述第二型控制接面均設置於一第二型基底中，且上述第二型控制接面分別與上述第二型基底及第二型垂直通道區互相區隔開；以及上述第一型垂直通道及上述第一型控制接面均設置於一形成於上述第二型基底內的第一型井區中，且上述第二型控制接面分別與上述第一型井區及第一型垂直通道區互相區隔開。
12.如權利要求11所述的SRAM內存，其特徵在於，上述第一型垂直場效電晶體更包括一第二型摻雜底座，設置於上述第一型控制接面的下方；上述第二型垂直場效電晶體更包括一第一型摻雜底座，設置於上述第二型控制接面的下方；上述第一型、第二型控制接面的側壁為絕緣區所包圍。
專利摘要本實用新型主要利用一對垂直場效電晶體建構出一數字隨耦器(digitalfollower)，再利用數字隨耦器建構成一數字儲存組件，更進一步提出一種新SRAM記憶單元的結構。因此，本實用新型提出的具有兩個儲存組件SRAM記憶單元比現有SRAM記憶單元更省面積。配合感應放大器使用參考電壓Vcc/2，本實用新型的SRAM記憶單元也可以儲存兩個位。另外配合感應放大器使用參考電壓Vcc/2，本實用新型的SRAM記憶單元也可以使用一個儲存組件，一條位線。
文檔編號H01L27/11GK2726122SQ20042004990
公開日2005年9月14日 申請日期2004年4月21日 優先權日2003年4月22日
發明者季明華 申請人:臺灣積體電路製造股份有限公司