一種空間信息網絡鏈路控制設備的製作方法

2023-07-14 05:58:11 1

本實用新型涉及電子通信技術領域，尤其涉及一種空間信息網絡鏈路控制設備。

背景技術：

構建具有星間通信能力的空間信息網絡，可以減小通信系統對地面基礎設施的依賴性，滿足全球或區域用戶的通信服務需求，進一步有效緩解地面網絡中的擁塞狀況，保障信息的有效傳輸和可靠傳遞。但是，空間信息網絡具有的節點距離遠、鏈路誤碼高、業務種類多等特點，對鏈路建立、幀長設計、業務復用等技術提出了較高要求。現有技術中的網絡鏈路控制設備在傳輸線路上沒有充分考慮衛星通信中數據量大以及數據類型多的問題，存在鏈路連接部件不夠穩定，並且電子部件的配合也不夠精確，會造成數據中斷和數據丟失的現象。

技術實現要素：

本實用新型公開了一種空間信息網絡鏈路控制設備，包括對數據信息進行調控的總控制單元，所述總控制單元上分別連接有第一接口板和第二接口板；

所述總控制單元包括網絡交換單元，所述網絡交換單元上連接有物理層晶片、部件互聯橋接晶片、快閃記憶體器、存儲器、連接器和RS232接口；

所述網絡交換單元通過網絡交換單元和部件互聯橋接晶片與CPCI總線相連接再與第一接口板數據通信；所述網絡交換單元通過連接器與第二接口板相連接；所述第一接口板包括第一收發接口、乙太網接口和網口，所述第二接口板包括第二收發接口。

所述網絡交換單元採用FPGA晶片，其型號為XC7K325T。

所述物理層晶片採用網絡PHY晶片其型號為88E1116R，部件互聯橋接晶片採用PCI橋接方式其型號為PCI9056的橋接晶片。

由於採用了上述技術方案，本實用新型提供的一種空間信息網絡鏈路控制設備，適用於星間及星地通信的多個工作頻段和多種通信方式，如微波通信、雷射通信中。重點突破的動態成幀技術、基於數據優先級的業務調度技術有效解決了鏈路協議在空間通信環境中的適用問題。該裝置設計新穎、電路結構簡單可以被通信領域廣泛應用。

附圖說明

為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請中記載的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本實用新型的結構示意圖；

圖2為本實用新型中FPGA總體邏輯連接關係示意圖；

圖3為本實用新型中FPGA的光纖802.3協議接口模塊示意圖；

圖4為本實用新型中FPGA的RJ45的802.3協議接口模塊示意圖；

圖5為本實用新型中FPGA的光纖802.3協議接口模塊示意圖；

圖6為本實用新型中FPGA的RJ45的802.3協議接口模塊示意圖。

具體實施方式

為使本實用新型的技術方案和優點更加清楚，下面結合本實用新型實施例中的附圖，對本實用新型實施例中的技術方案進行清楚完整的描述：

如圖1-圖6所示的一種空間信息網絡鏈路控制設備，主要包括對數據信息進行調控的總控制單元，所述總控制單元上分別連接有第一接口板和第二接口板。總控制單元在與外部進行數據通信時根據數據的特點選擇合適的第一接口板或者第二接口板與外界電路進行數據通信。例如當數據量為千兆類型的則選用第二接口板；如果數據量為萬兆的數據則選用第一接口板的接口進行數據傳輸。

所述總控制單元包括網絡交換單元1，所述網絡交換單元1上連接有物理層晶片11、部件互聯橋接晶片12、快閃記憶體器13、存儲器14、連接器15和RS232接口16；所述網絡交換單元1通過物理層晶片11和部件互聯橋接晶片12與CPCI總線相連接再與第一接口板數據通信；所述網絡交換單元1通過連接器15與第二接口板相連接；所述第一接口板包括第一收發接口、乙太網接口和網口，所述第二接口板包括第二收發接口。

進一步的，所述網絡交換單元1採用FPGA晶片，其型號為XC7K325T。基於FPGA的網絡交換單元採用標準3U CPCI總線標準，佔用3U CPCI機箱兩個槽位，採用FPGA進行網絡數據交換處理，適用於高性能、大數據量的信號處理系統。FPGA上外掛256M×64bit DDR3存儲器，用於數據緩存，FPGA上外掛1Gbit Flash存儲器，用於程序固化和用戶數據，板卡前面板引出8路光纖，4路 光纖(1、2、3、4)為802.3協議，4路光纖(A、B、C、D)為SNP協議，板卡前面板引出串口用於控制管理，通過後插板引出2路光纖(6、7)為802.3協議，通過後插板引出4路RJ45網口，協議為802.3協議，通過後插板引出兩路WiFi信號，協議為802.11協議，FPGA通過橋接晶片連接CPCI總線，可以實現與CPCI主機的通訊。

Xilinx 7系列FPGA由三款全新FPGA產品系列組成，可滿足從大批量成本敏感型應用的低成本、小型化，到超高性能應用的超高端連接帶寬、邏輯容量和信號處理能力等一系列系統需求。作為可編程晶片，7系列器件是目標設計平臺的堅實基礎，使設計人員從開發周期的開始階段就能將精力集中在系統創新上。Xilinx 7系列FPGA採用業界最先進的高性能、低功耗(HPL)28nm高介電層/金屬閘(HKMG)工藝技術，將系統性能推到前所未有的新高度，I/O帶寬高達2.4Tb/s，邏輯單元多達200萬個，DSP性能達到4.7TMACS，且功耗相對前代器件而言降低了50％，成為了取代ASSP和ASIC的完全可編程解決方案。本系統採用Xilinx公司KintexTM-7系列FPGA晶片XC7K325T，主要完成高速實時處理功能。封裝選擇的是FFG900。

其中存儲器14選用的是DDR3，DDR3選用的是Hynix的256M*16bit晶片，4片組成256M*64bit，一共2G字節的存儲空間。DDR3控制器由FPGA邏輯完成，控制器使用K7FPGA的高性能BANK，可以實現800MHz時鐘的速度。整個DDR3存儲的理論帶寬達到12.8GB/S(800MHz*2*8B)的吞吐速率。

快閃記憶體器13選用Flash晶片，是Micron的1Gbit NORFlash，總線寬度16bit，支持同步訪問，可以實現與FPGA的高速數據傳輸，主要用於FPGA的配置數據存放，也可以存放用戶數據。

部件互聯橋接晶片12採用PCI橋接方式其型號為PCI9056的橋接晶片。該晶片可以實現PCI總線到局部總線的協議轉換，完成給FPGA擴展PCI接口的功能。PCI端支持32位數據寬度、支持33MHz或者66MHz的PCI總線，理論帶寬為66M*32bit＝266MB/S，可以實現最高166兆字節每秒的數據傳輸。

物理層晶片採用網絡PHY晶片其型號為88E1116R，該器件是千兆網的物理層器件，與FPGA內的MAC連接是RGMII接口，對外支持1000BASE-T的乙太網。對外接口支持10/100/1000BASE-T三種速率，兼容802.3。

其中該總控制單元的電源的供電選用的是Linear的微模塊電源LTM4620A。該模塊為雙路輸出，每路支持最大13A的電流輸出。系統使用兩個該電源模塊， 為FPGA，DDR3，PCI橋接，光纖模塊等進行供電。

第一接口板對外的千兆網接口有光纖千兆網和雙絞線千兆網接口，光纖千兆網接口選用了兩款比較通用千兆網模塊，為finisar的FTLF8524P2系列和FTLF1424P2系列。FTLF8524P2系列為850mm波長多模光模塊，可支持1.063/2.125/4.25Gb/S Fiber Channel協議，也可以支持1.25G的1000Base-X乙太網協議；FTLF8524P2系列為1310mm波長單模光模塊，可支持1.063/2.125/4.25Gb/S Fiber Channel協議，也可以支持1.25G的1000Base-X乙太網協議。

FPGA內總體邏輯連接關係如圖2所示，主要用以實現802.3協議和SNP協議的數據交換與控制。802.3協議接口管理負責802.3協議的數據收發，SNP協議接口管理負責SNP協議的數據收發；中間的數據交換管理模塊負責將兩邊的協議數據進行格式轉換，根據管理埠的配置的交換路徑進行數據交換；數據緩衝管理模塊對網絡數據進行緩衝，實現網絡出錯重發功能。

(1)光纖802.3協議接口模塊

光纖802.3協議接口模塊由FPGA實現，內幕邏輯實現MAC，高速收發器實現PHY，外部連結光纖模塊實現1000BASE-X數據互聯，結構如圖3所示。數據流程是光纖模塊實現光電轉換，將1.5Gbps的串行信號送給FPGA內的高速收發器模塊；高速收發器模塊實現PHY的功能，將1.5Gbps的串行信號進行解串等處理，通過內部GMII接口與MAC相連；MAC通過GMII接口接PHY的數據，進行處理，以FIFO接口形式輸出接收到的數據，同時支持反向通信。

(2)RJ45的802.3協議接口模塊

RJ45的802.3協議接口模塊由FPGA實現，內幕邏輯實現MAC，PHY使用外部晶片實現，通過變壓器和RJ45接口實現10/100/1000BASE-T的數據互聯，結構如圖4所示。數據流程是電信號通過變壓器隔離轉換，將四組差分信號送給外部的PHY晶片，PHY晶片對差分信號進行接收和處理，通過RGMII接口與FPGA的MAC相連；FPGA內的MAC通過RGMII接口接PHY的數據，進行處理，以FIFO接口形式輸出接收到的數據；同樣支持反向通信。

(3)SNP協議接口模塊

SNP協議的底層處理與光纖接口的802.3協議相同。SNP協議接口模塊由FPGA實現，內幕邏輯實現SNP主導頭，高速收發器實現PHY，外部連結光纖模塊實現1000BASE-X數據互聯，結構如圖5所示。

(4)Wifi的802.11協議接口模塊

WiFi接口由外部的Wifi模塊實現協議部分，通過SPI口與FPGA內的處理器相連，由處理器完成部分協議和數據處理工作，並通過FIFO將數據送至交換模塊，如圖6所示。

(5)DDR存儲控制管理

DDR存儲部分實現對網絡數據緩存，用與數據的出錯重發，每一個發送通道都有固定的緩衝區，所有的數據包按照FIFO的方式存放，按順序進行發送，確認發送成功後，發送下一數據包。

(6)數據交換管理

數據交換管理部分包括數據交換路徑控制和數據格式轉換。數據交換路徑控制，由處理器通過串口接收控制信息，確定數據交換路徑，通過內部邏輯實現數據交換。協議轉換模塊只在SNP協議的接口處出現，在收到或者發送SNP協議數據包時，進行協議轉換。

以上所述，僅為本實用新型較佳的具體實施方式，但本實用新型的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本實用新型揭露的技術範圍內，根據本實用新型的技術方案及其實用新型構思加以等同替換或改變，都應涵蓋在本實用新型的保護範圍之內。