多級互連結構及其製造方法

2023-07-21 18:56:31 3

專利名稱：多級互連結構及其製造方法
技術領域：
本發明涉及半導體技術領域。特別地，本發明涉及多級互連結構及其製造方法。更特別地，本發明涉及包括具有漏鬥形通孔的金屬間介電(IMD)結構的多級互連結構及其製造方法。
背景技術：
集成電路領域中的主要挑戰之一是在系統的有源器件之間以及系統本身和其他相關系統之間實現電連接，例如，在電子器件的複雜結構中。為了在半導體技術領域中獲得的有源器件具有非常小型化趨勢，事實上，互連結構的結構和尺寸變得越來越重要。特別地，在小型化趨勢期間的某種情況下，需要在有源器件之間布置互連線的面積超過了由器件本身佔用的面積。這裡，由於系統的整體尺寸受到互連結構的尺寸約束，有源器件的持續小型化不能產生進一步益處。為了克服該限制，實現了多級互連的概念。特別地，根據多級互連方法，互連線需要的面積在兩個或更多層之間共享，以允許系統的功能密度增加，即，每晶片面積的互連器件的數量增加。現在，多級互連結構在集成電路領域中扮演重要角色，這是因為它們實現了以下基本任務，即，在系統的有源器件之間提供電子連接以及提供到適於提供用於已完成系統的互連點的接合焊盤的電連接。特別地，系統的最終性質以及其結構和電子性能強烈地取決於多級互連結構的結構和電子性能。在圖1中示出現有技術中已知的多級互連結構的示意性實例。該系統包括金屬沉積前介電(pre-metal dielectric,PMD)層110、第一金屬層120、金屬間介電(IMD)層130 和第二金屬層140。PMD層110提供在圖中未示出的系統的有源器件的上層和第一金屬層120之間的絕緣。第一金屬層120被圖案化，以呈現三個單獨金屬區域121、122和123。特別地，金屬區域121、122和123通過IMD層130的一部分隔離。金屬區域121和122之間的間距以及金屬區域122和123之間的間距測量為1 μ m或更多。IMD層130提供第一金屬層120和第二金屬層140之間的絕緣，並且還提供第一金屬層120的單獨金屬區域121、122和123之間的絕緣。IMD層130進一步包括兩個漏鬥形通孔151和152，其提供第一金屬層120和第二金屬層140之間的電連接。特別地，漏鬥形通孔151和152連接第二金屬層140與第一金屬層120的金屬區域122。金屬區域121、122和123以及第二金屬層140和漏鬥形通孔151和152由鋁(Al) 製成。特別地，將在以下詳細地解釋，由於系統的尺寸，並且特別由於第一金屬層120的金屬區域121、122和123之間的間距測量為1 μ m或更多的事實，通孔151和152是漏鬥形的並且從而可以用Al填充。以下，將描述用於製造圖1中所示的結構的方法。
通過濺射在PMD層110上沉積Al膜並且隨後通過利用幹蝕刻處理圖案化該膜形成第一金屬層120。採用圖案化處理以形成單獨金屬區域121、122和123。為了形成IMD層130，採用化學汽相沉積(CVD)以形成二氧化矽(SiO2)層131。 特別地，二氧化矽層131通過所謂的TEOS氧化物(即，通過熱TEOS-CVD處理獲得的SiO2, 其中，正矽酸乙酯(TEOS)被用作SiO2的來源)形成。如圖中所示，TEOS不僅在金屬區域 121、122和123之上生長，而且在這些區域之間的間隙中生長。然而，由於這些間隙的存在， TEOS層131不是光滑的，但是其呈現跟隨金屬區域121、122和123的輪廓的階梯結構。為此，執行旋塗玻璃(SOG)平面化處理，以填充由與金屬區域121、122和123之間的間隙對應的TEOS層131形成的空隙132，並且使電介質的上表面平滑。特別地，根據SOG技術，以液體形式施加層間介電材料，以在不導致氣孔的情況下填充窄空間。該處理包括用於獲得厚度均勻性的旋轉和用於硬化膜的固化。最後，執行回蝕處理，以使TEOS層131和SOG區域 132的上表面平滑，並且使它們水平(level)，以獲得用於沉積第二介電層133的平滑表面。第二介電層133通過TEOS-CVD處理形成，使得類似於層131，層133也由TEOS氧化物形成。這裡，連接通孔151和152形成在金屬間介電層130中。特別地，連接通孔151和 152打開通過與第一金屬層120的金屬區域122對應的TEOS層133和131。通孔的位置和尺寸通過合適掩模創建。連接通孔151和152被製成如圖1所示的漏鬥形，以用Al容易地填充它們。特別地，通孔151和152的漏鬥形狀通過Al防止形成氣孔、接縫和/或其他缺陷大大改善了填充。在半導體技術領域中，漏鬥形通孔還被指具有酒杯形側壁的通孔，並且用於製造其的工藝可以稱為酒杯蝕刻工藝。基本上，這些通孔包括與漏鬥的嘴(或者容納酒杯中的酒的碗狀)對應的上部寬部分和與漏鬥的輸出部分(或者酒杯的腳)對應的下部窄部分。漏鬥形通孔(諸如，圖1中所示的通孔151和152)通過兩步蝕刻工藝製造IMD層的上部分通過各向同性蝕刻處理蝕刻，同時IMD層的下部分通過各向異性蝕刻處理蝕刻。 特別地，各向同性蝕刻處理允許形成漏鬥的上部寬部分。漏鬥151和152的上部寬部分分別包括側壁151a和151b以及15 和152b，呈現低傾斜度。各向異性蝕刻處理允許形成漏鬥的下部窄部分。漏鬥151和152的下部窄部分分別包括陡峭側壁151c和151d以及152c 和152d。由於與金屬區域122對應的IMD層130通過包括TEOS氧化物的第一介電層131 以及包括TEOS氧化物的第二介電層132形成，所以各向同性蝕刻處理和各向異性蝕刻處理在TEOS氧化物上執行。為此，各向同性蝕刻步驟和各向異性蝕刻步驟的結合允許形成呈現規則漏鬥形狀的輪廓分明的通孔。這裡，進一步採用金屬沉積用於填充通孔並且用於形成第二金屬層140與第一金屬層120的電接觸。特別地，鈦(Ti)首先作為襯裡材料被沉積在通孔151和152的側壁上， 並且作為粘合材料被沉積在TEOS層133的上表面上。最後，沉積Al，以填充通孔並且形成第二金屬層140。圖1中所示的系統的結構和尺寸與SOG平面化處理和用Al填充的漏鬥形通孔的形成兼容。特別地，由於第一金屬層120的金屬區域121、122和123之間的間距測量為1 μ m 或更多，它們可以通過TEOS氧化物(層131)和SOG介電材料(體積13 填充。從而，通孔151和152穿過雙層TEOS氧化物(層133和131)，使得通過包括以上描述的各向同性步驟和各向異性步驟的兩步蝕刻處理容易地製成漏鬥形狀。圖2示意性地顯示用於具有亞微米間距的系統的多級互連結構的實例。特別地， 圖2中所示的系統包括PMD層210、第一金屬層220、IMD層230、以及第二金屬層240。第一金屬層220由Al製成，並且其包括三個單獨金屬區域221、222和223。金屬區域221和 222之間的間距和金屬區域222和223之間的間距測量為小於1 μ m。由於這些間距測量為小於1 μ m，所以不可能通過TEOS氧化物填充它們。特別地， TEOS氧化物不適於填充這種窄空間，這是因為其導致形成不可接受等級的氣孔和缺陷。為此，TEOS氧化物由HDP氧化物(即，通過高密度等離子體(HDP)沉積沉積的SiO2)代替。如在本領域中已知的，HDP處理允許填充窄空間，諸如圖2中所示的區域221、222和223之間的間距，其具有可接受等級的氣孔和缺陷。從而，IMD層230的第一介電層231通過HDP氧化物形成。通過TEOS氧化物的第二介電層232的CVD沉積和該層的上表面的化學機械拋光(CMP)處理執行平面化。如可以從圖2看出，層232的TEOS氧化物填充與金屬區域221、222和223之間的間距對應的HDP 層231的凹坑，並且為上部光滑表面提供第二金屬層240的進一步沉積。圖2中所示的系統呈現電連接第二金屬層240和第一金屬層220的金屬區域222 的三個通孔251、252和253。如可以從圖中看出，通孔251、252和253不是漏鬥形的。正相反，它們呈現具有傾斜度為85°或更多的陡峭側壁251a、251b、252a、252b、253a、253b的類似錐臺形狀。通孔251、252和253在這種情況下不製成漏鬥形主要有兩個原因。第一個原因涉及要求形成漏鬥形通孔的空間。如例如將圖1和圖2進行比較可以清楚地看出，漏鬥形通孔151和152的上部要求比類似錐臺通孔251、252和253的上部要求更多空間。從而，優選類似錐臺通孔以減少器件的整體尺寸。第二個更重要的原因涉及圖2中所示的系統的IMD層230的結構與形成漏鬥形通孔所必須的兩步蝕刻處理不兼容。特別地，為了形成通過IMD層230的漏鬥形通孔，必須執行通過TEOS層232和HDP層231的兩步蝕刻處理。可以觀測出，兩步蝕刻處理的各向同性步驟導致形成呈現大量缺陷的不規則和不可靠結構。這特別是由於在為形成漏鬥形通孔的上部寬部分的各向同性蝕刻處理期間TEOS層232和HDP層231的不同蝕刻率導致的。而且，通過各向同性蝕刻處理蝕刻的區域中的TEOS層232和HDP層231之間的界面的存在是關鍵的，這是因為該區域在引起不可控制地形成缺陷和不規則性的各向同性蝕刻處理期間經歷不期望的行為。在通孔的結構中形成不規則性和缺陷是不希望的，這是因為其可能導致電氣故障，並且通常導致不可靠的器件。在具有圖2中所示的結構(包括HDP氧化物的第一介電層231和TEOS氧化物的第二介電層232)的IMD層230中形成的通孔通過產生陡峭側壁並且最終形成類似錐臺通孔的單步各向異性蝕刻處理製造。由於這些通孔的形狀，它們可以不用Al填充。特別地，用Al填充類似錐臺通孔可能引起形成不可接受等級的缺陷，諸如氣孔或接縫。為此，通孔251、252和253用鎢(W)填充。特別地，Ti或氮化鈦(TiN)的襯裡層首先形成在通孔的陡峭側壁上，並且最終用W填充通孑L。在用於填充通孔的W沉積之後，執行回蝕處理或化學機械拋光處理，以在形成第二金屬層240之前平面化系統的上表面。第二金屬層240通過在沉積Ti粘合層之後沉積Al形成。雖然由於系統(諸如圖2中所示的系統)保證高度最小化而被廣泛地採用，但是它們仍然存在一些問題和缺陷。特別地，用W填充的通孔的電阻高於用Al填充的通孔的電阻的10-15倍。從而，當高電流流過高電阻通孔時，消耗高功率並且增加系統的溫度，使得系統損害或破壞的危險非常高。例如，這是雙極-CM0S-DM0S(BCD)器件的情況，其中，必須保證非常低的頂部通孔阻抗。實際上，可以採用這些器件用於音頻功率放大器，其中，必須保證對短路測試的魯棒性。在這些極限條件下，在短時間(約Ims)內在器件中流動非常高的電流(甚至為100A等級)，直到大電容器被充電，並且如果通孔呈現非常高的阻抗，則可能消耗非常高的功率。由於所產生的熱，這可能導致電子組件的損壞。從而，希望提供一種允許克服這些問題的用於形成多級互連結構的方法。特別地， 希望甚至為在至少一個導電層中呈現亞微米間距的器件提供一種形成包括適於用Al填充的漏鬥形通孔的多級互連結構的方法。

發明內容
本發明涉及用於製造用於半導體器件的多級互連結構的方法和用於半導體器件的多級互連結構。本發明基於提供具有通過高密度等離子體沉積沉積的介電材料層和具有至少一個漏鬥形連接通孔的多級互連結構的思想，其中，漏鬥形連接通孔的上部寬部分完全打開而通過單一種類的介電材料。通過高密度等離子體沉積法沉積的介電材料層的存在允許均勻地填充第一導電層的窄空間，即使這些空間在亞微米範圍內。而且，提供至少一個漏鬥形連接通孔的思想允許甚至在存在包括通過高密度等離子體沉積法沉積的介電材料的介電層的情況下獲得具有定義的、規則輪廓的連接通孔，其中，漏鬥形連接通孔的上部寬部分完全打開而通過單一種類的介電材料。漏鬥形連接通孔可以用低阻抗金屬和/或金屬合金(諸如，例如Al或Al:Si或Al:Cu合金)填充，使得最小化器件中的功率消耗。從而，根據本發明的實施例，提供了一種用於製造用於半導體器件的多級互連結構的方法，其包括以下步驟提供適於使第一導電層與第二導電層分離的金屬間介電層，包括通過高密度等離子體沉積沉積第一介電層；打開通過所述金屬間介電層的至少一個漏鬥形連接通孔，其中，所述漏鬥形連接通孔的上部寬部分完全打開通過單一種類的介電材料。根據本發明的進一步實施例，提供了一種用於製造用於半導體器件的多級互連結構的方法，其中，漏鬥形連接通孔的上部寬部分和下部窄部分被完全蝕刻而通過第一介電層。從而，漏鬥形連接通孔被完全蝕刻通過由高密度等離子體沉積法沉積的單層介電材料， 並且通孔的輪廓是規則的，並且呈現少量缺陷和不規則性。根據本發明的進一步實施例，提供了一種用於製造用於半導體器件的多級互連結構的方法，其進一步包括在第一介電層上通過高密度等離子體沉積沉積第二介電層，並且打開通過第一介電層和第二介電層的漏鬥形連接通孔，使得漏鬥形連接通孔的上部寬部分和下部窄部分完全打開而通過由高密度等離子體沉積法沉積的介電材料。通過高密度等離子體沉積而沉積的兩層介電材料的存在允許消除關於多級互連結構的部件的橫向尺寸的約束，這是因為通孔可以例如製成甚至接近多級互連結構的第一導電層的導電區域之間的間距。特別地，通過高密度等離子體沉積法沉積的第二介電層的材料允許平面化第一介電層。同時，漏鬥形連接通孔被完全蝕刻通過由高密度等離子體沉積法沉積的介電材料，並且通孔的輪廓是規則的並且呈現少量缺陷和不規則性。根據本發明的進一步實施例，提供了一種用於製造用於半導體器件的多級互連結構的方法，進一步包括在第一介電層上沉積中間介電層；在中間介電層和第一介電層上沉積第二介電層，其中，第二介電層的厚度是使得漏鬥形連接通孔的上部寬部分被完全打開通過第二介電層。在第一介電層上的兩個介電層的存在允許製造完全通過第二介電層的漏鬥形連接通孔的上部寬部分，使得通孔的輪廓是規則的並且呈現少量缺陷和不規則性。 而且，三層介電材料的存在允許消除對多級互連結構的部件的橫向尺寸的約束，這是因為通孔可以被製造為例如甚至接近多級互聯結構的第一導電層的導電區域之間的間距。根據本發明的進一步實施例，提供了一種製造用於半導體器件的多級互連結構的方法，其中，在沉積中間介電層之後執行化學機械拋光，並且其中，化學機械拋光的終點是在所沉積的第一介電層的上層之下的層，使得第二介電層沉積成與第一介電層和中間介電層直接接觸。從而，中間介電層例如被限制在與第一導電層的導電區域之間的間距對應的區域中。從而，漏鬥形連接通孔的上部寬部分被完全挖掘通過第二介電層，並且漏鬥形連接通孔的下部窄部分被挖掘通過第二介電層並且通過第一介電層。通孔的輪廓是規則的並且呈現少量缺陷和不規則性。根據本發明的進一步實施例，提供了一種製造用於半導體器件的多級互連結構的方法，其中，中間介電層和第二介電層通過化學汽相沉積沉積。從而，減少了器件的製造成本。根據本發明的進一步實施例，提供了一種製造用於半導體器件的多級互連結構的方法，其中，第一導電層包括兩個或更多單獨導電區域，其中，單獨導電區域之間的間距的寬度測量(measure)為Iym或更少。從而，可以實現高度最小化等級。根據本發明的進一步實施例，提供了一種製造用於半導體器件的多級互連結構的方法，其中，中間介電層包括二氧化矽SiO2。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，互連結構包括第一導電層、第二導電層和位於第一導電層和第二導電層之間的金屬間介電層， 其中，金屬間介電層包括第一介電層，第一介電層包括通過高密度等離子體沉積沉積的介電材料，第一介電層面對第一導電層，並且其中，金屬間介電層進一步包括用於將第一導電層連接至第二導電層的至少一個漏鬥形連接通孔，其中，漏鬥形連接通孔的上部寬部分被完全容納在單一種類的介電材料中。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，其中， 至少一個漏鬥形連接通孔的上部寬部分和下部窄部分被完全地容納在第一介電層中。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，進一步包括包括通過高密度等離子體沉積沉積並且與第一介電層直接接觸的介電材料的第二介電層，其中，至少一個漏鬥形連接通孔被打開通過第一介電層和第二介電層，使得漏鬥形連接通孔的上部寬部分和下部窄部分被完全地容納在通過高密度等離子體沉積沉積的介電材料中。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，進一步包括直接與第一介電層接觸的中間介電層和直接與第一介電層和中間介電層接觸的第二介電層，其中，所述第二介電層的厚度是使得漏鬥形連接通孔的上部寬部分被完全地容納在第二介電層中。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，其中， 中間介電層和第二介電層包括通過化學汽相沉積沉積的介電材料。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，其中， 所述第一導電層包括兩個或更多單獨導電區域，其中，單獨導電區域之間的間距的寬度測量為Ιμπι或更少。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，其中， 中間介電層包括二氧化矽SiO2。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，其中， 至少一個漏鬥形連接通孔用Al、Al Cu合金或Al Si合金填充。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，其中， 至少一個漏鬥形連接通孔的側壁用內襯材料層(例如，Ti或TiN)覆蓋。根據本發明的進一步實施例，提供了一種用於半導體器件的多級互連結構，其中， 第一導電層和第二導電層中的至少一個包括Al、Al Cu合金或Al Si合金中之一。根據本發明的進一步實施例，提供了一種半導體器件，包括根據本發明的多級互連結構。根據本發明的進一步實施例，半導體器件包括雙極-CM0S-DM0S (B⑶)器件。


圖1示意性地示出根據現有技術的用於呈現間距為Iym或更多的系統的多級互連結構；圖2示意性地示出根據現有技術的用於呈現亞微米間距的系統的多級互連結構；圖3是示意性地示出根據本發明的實施例的多級互連結構；圖4是示意性地示出根據本發明的進一步實施例的多級互連結構；圖5Α示意性地示出根據本發明的進一步實施例的多級互連結構；圖5Β示意性地示出圖5Α中所示的多級互連結構的放大詳情。
具體實施例方式以下，通過參考所披露的圖中示出的特定實施例描述本發明。然而，本發明不限於在以下詳細說明中描述和圖中所示的特定實施例。而是，所描述的實施例簡單地舉例說明具有由權利要求限定的範圍的本發明的多個方面。本發明的進一步修改和改變對於本領域技術人員來說是清楚的。從而，本說明必須被認為包括由權利要求限定的範圍的本發明的所有所述修改和/或改變。 圖中的相應元件通過類似參考數字簡單地示出。而且，以下，其中沒有不同地指定，水平方向是半導體器件的主表面的方向。從而， 垂直方向是垂直於半導體器件的表面的方向。而且，措詞「漏鬥形通孔」在本領域中被用於指示還被稱為「具有酒杯形側壁的通孔」的通孔。圖3示意性地示出根據本發明的實施例的多級互連結構。CN 102237303 A
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7/14 頁系統包括基板層310、第一導電層320、金屬間介電層(IMD) 330和第二導電層340。基板層310可以包括用於使第一導電層320與位於下面的任何種類的層絕緣的介電層。例如，基板層310可以包括在圖中未示出的系統的有源器件的上層和第一導電層320 之間提供電絕緣的金屬沉積前介電(PMD)層。而且，基板層310可以包括在位於下面並且在圖中未示出的導電層和第一導電層320之間提供絕緣的金屬間介電(IMD)層。第一導電層320包括通過間距區域(spacing region)隔離的兩個導電區域321和 322。間距區域的橫向寬度可以測量為Iym或更多。而且，根據本發明的特定有益實施例， 間距區域的橫向寬度可以測量為小於1 μ m。例如，橫向間距可以測量為從0. 2至0. 7 μ m。 第一導電層320的厚度可以例如在0.4μπι至Iym的範圍內。第一導電層320可以包括例如金屬或金屬合金。而且，第一導電層320可以包括用於改善與基板層310的粘合的粘合層。粘合層可以包括例如Ti層或TiN層。金屬可以包括Al，並且金屬合金可以包括Al:Si或Al:Cu合金。金屬的沉積可以例如通過濺射技術執行。可替換地，沉積可以通過蒸發技術執行。間距(即，單獨導電區域的形成)可以例如通過圖案化技術(諸如，幹蝕刻技術)執行。在圖案化第一導電層320之後，形成IMD層330。首先，形成與第一導電層320的上表面直接接觸的第一導電層331。第一介電層 331通過高密度等離子體(HDP)沉積形成。第一介電層331可以包括例如HDP SiO2,即，通過HDP沉積沉積的二氧化矽。通過用於形成第一介電層331的HDP沉積沉積的介電材料完全填充第一導電層320的單獨導電區域之間的間距。特別地，HDP沉積處理特別指示用於有效地填充寬度在亞微米範圍內的間距。層331還對應於導電區域321和322的上表面生長，以在這些區域之上形成絕緣層。所沉積的介電材料層331的厚度可以例如在0.6μπι到 1. 2μπ 的範圍內。由於第一導電層320的導電區域之間的間距的存在，所沉積的介電材料層331的上表面不光滑，但是呈現凹坑。這些凹坑通過進一步沉積介電材料來填充，在進一步沉積介電材料之後進行化學機械拋光處理。特別地，第二介電材料可以通過化學汽相沉積沉積。 例如，介電材料可以包括TEOS氧化物，即，通過熱TEOS-CVD處理的SiO2,其中，正矽酸乙酯 (TEOS)用作SiO2的來源。TEOS層通過CVD被沉積在第一介電層331上。在TEOS沉積之後，執行化學機械拋光，使得從第一導電層320的導電區域之一的上表面測量的IMD層的最終厚度低於從第一導電層320的導電區域之一的上表面測量的所沉積的第一 HDP介電層331的厚度。從而， 如圖3中清楚地看出，在CMP之後，IMD層330包括面對第一導電層320的第一介電層331 和面對第二導電層340的TEOS區域332。而且，TEOS區域332僅對應於第一導電層320的導電區域之間的間距設置。換句話說，根據圖3中所示的系統的結構，IMD層330的第一介電層331不僅與第一導電層320接觸，而且還與第二導電層340接觸。IMD層330的第二介電材料被限制在面對第二導電層340的區域中，但是僅與例如由圖3中的區域332所示的第一導電層320的導電區域之間的間距對應設置。由於根據該結構，IMD層330的第二介電材料被限制在與第一導電層320的導電區域之間的間距對應的區域中，所以可以製造完全通過第一介電層331的通孔。特別地，通孔被製造為足夠遠離第一導電層320的導電區域之間的間距，以完全製造通過第一介電層331。對於寬度測量約為0. 5 μ m至0. 7 μ m的間距，通孔可以被製造成例如與間距的橫向距離至少為1. 2μπι。在圖3中所示的實例中，導電區域321和322之間的間距具有0. 6 μ m的橫向寬度， 並且通孔351與間距的橫向距離至少為1. 2μ m。如圖3中可以看出，通孔351完全製造為通過IMD層330的第一介電層331。通孔351不與IMD層330的區域332接觸。從而，包括各向同性步驟和各向異性步驟的兩步蝕刻處理僅對第一介電層331起作用並且形成漏鬥形狀。特別地，各向同性蝕刻步驟允許形成通孔351的上部側壁351a和351b。側壁351a 和351b呈現低傾斜度並且產生漏鬥的上部寬部分。由於各向同性蝕刻處理僅作用於通過 HDP沉積沉積的第一介電層331的介電材料，所以抑制了在製造漏鬥形通孔的上部寬部分的側壁期間不規則性和/或缺陷的形成。特別地，由於漏鬥形通孔的上部寬部分被完全蝕刻通過單一種類的介電材料(在這種情況下，通過單層HDP介電材料)，特別因為介電材料的蝕刻率在各向同性蝕刻處理期間沒有差異，所以抑制了不規則性和/或缺陷的形成。各向異性蝕刻步驟允許形成通孔351的下部側壁351c和351d。側壁351c和351d 是陡峭的，並且產生漏鬥的下部窄部分。在形成諸如圖3中所示的通孔351的漏鬥形通孔之後，通孔可以用導電材料填充。 特別地，通孔的側壁可以設置有襯裡導電材料層，諸如例如Ti或TiN。最終，通孔可以用諸如金屬和/或金屬合金的導電材料填充。由於通孔是漏鬥形的，所以它們可以用例如Al和 /或用Al合金(諸如Al:Si或Al:Cu合金)填充。填充通孔的導電材料可以例如通過濺射和/或蒸發技術被沉積。最終，形成第二導電層340。第二導電層340可以例如為多級互連結構的最上部導電層。第二導電層340可以包括例如由Ti或TiN製成的粘合層，並且保證到IMD層330的上表面的粘合。而且，第二導電層340可以包括金屬，諸如，Al和/或金屬合金，諸如Al Si 和Al:Cu合金。第二導電層340的形成可以與填充通孔同時執行。例如，在通孔的側壁上形成襯裡材料可以與在IMD層330的上表面上形成粘合層同時執行。而且，通孔的填充可以通過與用於沉積用於第二導電層340的導電材料(諸如，Al或Al合金)相同的處理執行。圖3中所示和以上描述的實施例對器件特別有益，其中，最小化的等級是無關的。 例如，在通孔被製造為具有0.8μπι的最大上部寬度並且離第一導電層的導電區域之間的間距至少1. 2 μ m的橫向距離的情況下，所述導電區域具有3. 2 μ m的最小橫向寬度。圖4示意性地示出根據本發明的進一步實施例的多級互連結構。該系統包括基板層410、第一導電層420、金屬間介電層(IMD)430和第二導電層 440。基板層410可以包括用於使第一導電層420與位於之下的任何類型的層絕緣的介電層。例如，基板層410可以包括在系統的有源器件的上層和第一導電層420之間提供電絕緣的金屬沉積前介電(PMD)層。而且，基板層410可以包括在位於下方並且在圖中未示出的導電層和第一導電層420之間提供絕緣的金屬間介電(IMD)層。第一導電層420包括單個導電區域421。然而，第一導電層420可以包括兩個或更多單獨導電區域。導電區域通過橫向寬度可以調整為Iym或更多的間距隔離。而且，根據本發明的特定有益實施例，間距的橫向寬度可以測量為小於lym。例如，橫向間距可以從
0.2μπι調整至0. 7μπι。第一導電層420的厚度例如可以在從0. 4 μ m到1 μ m的範圍內。第一導電層420可以包括例如金屬或金屬合金。而且，第一導電層420可以包括用於改善與基板層410的粘合的粘合層。粘合層可以包括例如Ti層或TiN層。金屬可以包括Al，並且金屬合金可以包括Al:Si或Al:Cu合金。金屬的沉積可以例如通過濺射技術執行。可替換地，沉積可以通過蒸發技術執行。間距(即，單獨導電區域的形成)可以例如通過濺射技術(諸如，幹蝕刻技術)執行。在圖案化第一導電層420之後，形成IMD層430。首先，形成與第一導電層420的上表面直接接觸的第一介電層431。第一介電層 431通過高密度等離子體(HDP)沉積形成。第一介電層431可以包括例如HDP SiO2, S卩，通過HDP沉積沉積的二氧化矽。通過用於形成第一介電層431的HDP沉積沉積的介電材料完全填充第一導電層420的獨立導電區域之間的間距。特別地，HDP沉積處理特別示出用於有效地填充具有在亞微米範圍內的寬度的間距。層431還對應於導電區域421的上表面生長，以在該區域之上形成絕緣層。所沉積的介電材料層431的厚度可以例如在0. 6 μ m至
1.2μπ 的範圍內。由於第一導電層420的導電區域之間的間距的存在，所沉積的介電材料層431的上表面不光滑，而是存在凹坑。這些凹坑通過沉積介電材料之後進行化學機械拋光處理來填充。特別地，第二介電材料可以通過HDP沉積沉積，以形成第二介電層432。例如，介電材料可以包括HDP氧化物，即，通過高密度等離子體沉積獲得的氧化物。HDP氧化物可以包括例如HDPSi02。所沉積的第二介電層432的厚度可以在例如從0.6μπι到1.2μ的範圍內。第二介電材料的沉積之後進行化學機械拋光，以使該層的上表面平滑。在CMP 之後，從第一導電層420的導電區域的上表面測量的IMD層430的總厚度可以在例如從 0. 7μπ 至Ij Ιμ 的範圍內。從而，IMD層430包括包含通過高密度等離子體沉積沉積的第一介電材料並且面對第一導電層420的第一介電層431和包含通過高密度等離子體沉積沉積的第二介電材料並且面對第二導電層440的第二介電層432。換句話說，圖4中所示的結構的IMD層430包括兩個介電層，這兩個介電層包括通過HDP沉積形成的材料。由於IMD層430的第一和第二介電層431和432分別包括通過HDP沉積形成的介電材料的該結構，可以製造完全通過具有相同物理化學性質的介電材料的連接通孔。特別地，包括各向同性步驟和各向異性步驟的兩步蝕刻處理先作用與HDP層432並且然後作用於HDP層431，並且產生漏鬥形狀。特別地，各向同性蝕刻步驟允許形成通孔451的上部側壁451a和451b以及通孔 452的上部側壁452a和452b。側壁451a、451b、452a和452b呈現低傾斜度並且產生漏鬥的上部寬部分。由於各向同性蝕刻處理僅作用在HDP沉積的介電材料上，所以抑制了在製造漏鬥形通孔的上部的側壁期間不規則性和/或缺陷的形成。特別地，如在圖4的示意性表示中可以看出，側壁451a、451b、452a和452b包括第二介電層432的一部分和第一介電層431的一部分。然而，由於第二介電層和第一介電層通過由高密度等離子體沉積沉積的介電材料形成，使得各向同性蝕刻處理以相同方式作用在兩種材料上，所以這些側壁不存在缺陷。特別地，由於漏鬥形通孔的上部寬部分被完全蝕刻通過單一種類的介電材料(在這種情況下，通過雙層HDP介電材料)，所以抑制了不規則性和/或缺陷的形成。特別地，在各向同性蝕刻處理期間，在第一介電層431的材料的蝕刻率和第二介電層432的材料的蝕刻率之間不存在差異。各向異性蝕刻步驟允許形成通孔451的下部側壁451c和451d以及通孔452的下部側壁452c和452d。側壁451c、451d、452c和452d是陡峭的並且產生漏鬥的下部窄部分。在形成漏鬥形通孔(諸如，圖4中所示的通孔451和45 之後，通孔可以通過導電材料填充。特別地，通孔的側壁可以設置有襯裡導電材料層，諸如例如Ti或TiN。最後， 通孔可以用導電材料(諸如，金屬和/或金屬合金)填充。由於通孔是漏鬥形的，所以它們可以例如用Al和/或Al合金(諸如，Al:Si或Al:Cu合金)填充。填充通孔的導電材料可以例如通過濺射和/或蒸發技術沉積。最終，形成第二導電層440。第二導電層440可以例如是多級互連結構的最上部導電層。第二導電層440可以包括例如由Ti或TiN製成並且保證到IMD層430的上表面的粘合的粘合層。而且，第二導電層440可以包括金屬，諸如Al和/或金屬合金，諸如Al:Si 和Al:Cu合金。第二導電層440的形成可以與填充通孔同時執行。例如，在通孔的側壁上形成襯裡材料可以與在IMD層430的上表面上形成粘合層同時執行。而且，通孔的填充可以通過被用於沉積用於第二導電層440的導電材料(Al或Al合金)的相同處理執行。由於圖4中所示的結構的IMD層430包括通過HDP沉積形成的兩個鄰近介電層， 所以不存在對系統的橫向尺寸的約束。特別地，通孔不需要被製成離第一導電層的導電區域之間的間距至少特定最小橫向距離。從而，圖4中所示的多級互連結構的架構對於器件 (其中最小化的等級是無關的)尤其有利。特別地，圖4中所示的多級互連結構的架構可與例如用於第一導電層的導電區域的最大橫向寬度為2μπι或更小的器件的高度小型化等級兼容。圖5Α和圖5Β示意性地示出根據本發明的進一步實施例的多級互連結構。該系統包括基板層510、第一導電層520、金屬間介電層(IMD) 530和第二導電層 540。基板層510可以包括用於使第一導電層520與位於下方的任何類型的層絕緣的介電層。例如，基板層510可以包括在系統的有源器件的上層和第一導電層520之間提供電絕緣的金屬沉積前介電(PMD)層。而且，基板層510可以包括在位於下方並且在圖中未示出的導電層和第一導電層520之間提供絕緣的金屬間介電(IMD)層。第一導電層520包括三個單獨導電區域521、522和523。然而，第一導電層520可以包括任何數量的單獨導電區域。導電區域可以通過橫向寬度可以測量為Iym或更多的間距隔離。而且，根據本發明的特定有益實施例，間距的橫向寬度可以測量為小於ι μ m。例如，橫向間距可以從0. 2μπι調整至0. 7μπι。第一導電層520的厚度可以在例如從0. 4 μ m 到Ιμπι的範圍內。第一導電層520可以包括例如金屬或金屬合金。而且，第一導電層520可以包括用於改善與基板層510的粘合的粘合層。粘合層可以包括例如Ti層或TiN層。金屬可以包括Al，並且金屬合金可以包括Al:Si或Al:Cu合金。金屬的沉積可以例如通過濺射技術執行。可替換地，沉積可以通過蒸發技術執行。間距(即，單獨導電區域的形成)可以例如通過圖案化技術(諸如，幹蝕刻技術)執行。
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在圖案化第一導電層520之後，形成IMD層530。首先，形成與第一導電層520的上表面直接接觸的第一介電層531。第一介電層 531通過高密度等離子體(HDP)沉積形成。第一介電層531可以包括例如HDP SiO2,即，通過HDP沉積沉積的二氧化矽。通過HDP沉積沉積用於形成第一介電層531的介電材料完全填充第一導電層520的單獨導電區域之間的間距。特別地，HDP沉積處理特別示出用於有效地填充寬度在亞微米範圍內的間距。層531還對應於導電區域521、522和523的上表面生長，以在這些區域之上形成絕緣層。通過高密度等離子體沉積所沉積的介電材料層531的厚度可以例如在0. 6μπι到1.2μπι的範圍內。由於第一導電層520的導電區域之間的間距的存在，所沉積的介電材料層531的上表面不光滑，但是呈現凹坑。換句話說，所沉積的第一介電材料層531的上表面存在與第一導電層520的導電區域對應的突起和與該導電區域之間的間距對應的凹坑。包括突起和凹坑的該結構可以通過在進一步沉積介電材料之後進行化學機械拋光處理來弄平。特別地，介電材料可以通過CVD沉積來沉積，以形成中間介電層532。例如，介電材料可以包括TEOS氧化物，即，通過TEOS-CVD處理獲得SiO2,其中，正矽酸乙酯(TE0Q被用作S^2的來源。所沉積的中間介電層532的厚度可以在例如如從所沉積的第一介電材料層531的上表面測量的從0. 5 μ m到0. 8 μ m的範圍內。化學機械拋光可以在中間介電材料的沉積之後，以使該層的上表面平滑。執行CMP 處理，使得該CMP處理之後獲得的介電結構呈現平滑的上表面，並且包括與在第一導電層 520的導電區域之間的間距對應的由化學汽相沉積沉積的介電材料的區域。CMP處理的終點可以選擇在所沉積的第一介電層531的上表面之下的層。這樣，在CMP處理之後形成的介電結構的上表面是平滑的。而且，與第一導電層520的導電區域對應的在CMP處理之後形成的介電結構的上表面對應於第一介電層531的上表面。相反地，與第一導電層520的導電區域之間的間距對應的在CMP處理之後形成的介電結構的上表面對應於中間介電層532 的上表面。從而，如果隨後的層被沉積在系統上，則該層將與第一介電層531和中間介電層 532直接接觸。例如，在沉積厚度約為0.6μπι至1.2μπι並且呈現凸起和凹坑的第一介電材料層 531以及從第一介電材料層531的上表面測量的厚度約為0.5μπι至0.8μπι的中間介電層 532之後，可以執行CMP以獲得包括第一介電層531和中間介電層532並且從導電區域521、 522和523的上表面測量的總厚度約為0. 4 μ m至0. 5 μ m的介電結構。在CMP處理之後，第二介電層533被沉積在系統上。第二介電層533可以通過CVD 沉積。例如，介電材料可以包括TEOS氧化物，即，通過熱TEOS-CVD處理獲得的SiO2,其中， 正矽酸乙酯(TEOS)被用作SW2的來源。如上所述，第二介電層533的下表面與第一介電層531的上表面以及中間介電層 532的上表面直接接觸。選擇第二介電層533的厚度，以允許完全在該第二介電層533中挖取漏鬥形連接通孔的上部寬部分，如以下詳細描述的。所沉積的第二介電層532的厚度可以在例如從0.6μπι至0.7μπι的範圍內。在這種情況下，在沉積第二介電層533之後，從第一導電層520的導電區域的上表面測量的IMD 層530的總厚度在Ι.Ομπι到1.2μπι的範圍內。
以上描述的處理特別有益。第一介電層531的沉積允許有效地填充第一導電層的單獨導電區域之間的窄間距。中間介電層532的沉積允許填充形成在第一介電層531中的凹坑。在沉積中間介電層532之後執行的CMP處理允許獲得用於沉積第二介電層533的平滑表面。第二介電層533的沉積被設計成使得該層的厚度適於在該層中完全挖取漏鬥形導電通孔的上部寬部分。中間介電層532和第二介電層533通過CVD沉積的本發明的實施例特別有益，這是因為CVD處理比例如HDP處理便宜，所以降低製造成本。沉積中間介電層532之後進行CMP處理並且沉積第二介電層533允許克服可能出現的一系列缺陷，例如，通過CVD在通過HDP沉積的第一介電層531上沉積單個介電層引起的。為了填充在所沉積的第一介電層531中形成的凹坑並且提供足夠厚度以穿過其完全挖掘漏鬥形通孔的上部寬部分，事實上，這必須通過CVD在第一介電層531上沉積厚度至少為 2-2.5μπι的單層。從而，CVD沉積處理將變得昂貴並且耗時。而且，將必須穿過具有很高總厚度的IMD層挖掘漏鬥形通孔。從而，通孔的縱橫比將增加，致使它們的填充更加複雜。增加通孔的橫向尺寸以保持它們的縱橫比低將勢必會增加系統總體尺寸。而且，由於IMD層的總厚度，形成漏鬥形通孔所要求的兩步蝕刻處理將是耗時的和昂貴的。而且，兩步蝕刻處理的長的持續時間要求用於處理本身的掩模的厚度增加，從而增加了成本和製造掩模所要求的時間，並且使可通過蝕刻處理實現的解析度惡化。根據本發明的特定實施例，在中間介電層532的第一介電層531上沉積之後進行CMP並沉積第二介電層533能夠克服這些缺陷。圖5Α和圖5Β中所示的架構的IMD層530包括包括通過高密度等離子體沉積而沉積的第一介電材料並且面對第一導電層520的第一介電層531、包括通過化學汽相沉積而沉積的第二介電材料並且面對第二導電層540的第二介電層533、以及通過化學汽相沉積而沉積並且在第一介電層531和第二介電層533之間的中間介電層532。特別地，在與第一導電層520的導電區域之間的間距對應的IMD層的區域中，中間介電層532被插入到第一介電層531和第二介電層533之間。相反地，在第一導電層的導電區域521、522和523 的上表面之上的區域中，IMD層530的結構呈現通過HDP沉積而沉積的介電材料的薄層531 和通過CVD沉積而沉積的介電材料的厚層533。薄層531和厚層533與這些區域直接接觸。 例如，薄層531可以具有從導電區域521、522和523的上表面開始測量的0. 4μπι至0. 5μπι 的厚度，並且厚層533可以具有從薄層531的上表面開始測量的0. 6 μ m至0. 7 μ m的厚度。由於圖5中所示的IMD層530的結構包括與包括通過HDP沉積而沉積的介電材料的薄層531和通過CVD沉積而沉積的介電材料的厚層533的第一導電層520的導電區域對應的區域，所以可以製造具有類似漏鬥形狀的連接通孔。特別地，與第一介電層531直接接觸的區域中(即，在與第一導電層520的導電區域對應的區域中)的第二介電層533的厚度使得兩步蝕刻處理的各向同性步驟僅作用於完全由通過CVD沉積而沉積的介電材料製成的第二介電層533。從而，抑制了在各向同性步驟期間缺陷和不規則性的形成。特別地， 由於漏鬥形通孔的上部寬部分被完全蝕刻而通過單一種類的介電材料(在這種情況下，通過單層CVD介電材料)，特別是由於在各向同性蝕刻處理期間不產生介電材料的蝕刻率的差異，所以抑制了不規則性和/或缺陷的形成。參考圖5A，各向同性蝕刻步驟允許形成通孔551的上部側壁551a和551b、通孔 552的上部側壁552a和552b以及通孔553的上部側壁553a和553b。側壁551a、551b、552a.552b.553a和55 呈現低傾斜度並且產生漏鬥的上部寬部分。因為這些上部側壁完全形成在IMD層530的第二介電層553中，所以這些上部側壁不呈現不規則性和/或缺陷。各向異性蝕刻步驟允許形成通孔551的下部側壁551c和551d、通孔552的下部側壁 552c 和 552d 以及通孔 553 的下部側壁 553c 和 553d。側壁 551c、551d、552c、552d、553c 和553d是陡峭的並且產生漏鬥的下部窄部分。這些側壁可以被形成為通過第一介電層531 的整個厚度或者通過第二介電層533的一部分和第一介電層531的整個厚度。然而，由於這些側壁通過兩步蝕刻處理的各向異性步驟形成，所以抑制了缺陷和/或不規則性的形成。在形成諸如圖5A中所示的通孔551、552和553的漏鬥形通孔之後，通孔可以用導電材料填充。特別地，通孔的側壁可以設置有襯裡導電材料層，諸如例如Ti或TiN。最終， 通孔可以用諸如金屬和/或金屬合金的導電材料填充。由於通孔是漏鬥形的，所以它們可以例如用Al和/或Al合金(諸如，Al: Si或Al: Cu合金)填充。填充通孔的導電材料可以例如通過濺射和/或蒸發技術沉積。最後，形成第二導電材料M0。第二導電層540可以例如為多級互連結構的最上部導電層。第二導電層540可以包括例如由Ti或TiN製成的粘合層，並且該粘合層保證到 IMD層530的上表面的粘著。而且，第二導電層540可以包括金屬，諸如，Al和/或金屬合金，諸如Al:Si和Al:Cu合金。第二導電層MO的形成可以與填充通孔同時執行。例如，在通孔的側壁上形成襯裡材料可以與在IMD層530的上表面上形成粘合層同時執行。而且， 通孔的填充可以通過與用於沉積用於第二導電層540的導電材料(諸如，Al或Al合金)相同的處理執行。由於圖5A和圖5B中所示的多級互連結構的架構，所以不存在對系統的橫向尺寸的約束。特別地，通孔不需要被製成離第一導電層的導電區域之間的間距至少特定最小橫向距離。從而，圖5A和圖5B所示的多級互連結構的架構對器件(其中，最小化的等級是無關的)特別有益。特別地，圖5A和圖5B中所示的多級互連結構的架構與例如用於第一導電層的導電區域的最大橫向寬度是2 μ m或更少的器件的高度小型化等級兼容。而且，由於圖5A和圖5B中所示的多級互連結構的架構涉及通過HDP沉積而沉積的單個介電層，所以降低了製造成本。根據本發明，提供了形成多級互連結構的方法，其保證形成高質量漏鬥形連接通孔。特別地，由本發明提供的漏鬥形通孔的輪廓是規則的並且呈現非常少量的缺陷和不規則性。從而，設置有根據本發明的多級互連結構的器件是可靠的並且呈現很好的電子性能。 而且，本發明提供具有漏鬥形連接通孔的多級互連結構，而沒有對第一導電層的導電區域之間的間距的寬度的約束。特別地，根據本發明，漏鬥形連接通孔還被提供用於導電區域之間的間距的寬度在亞微米範圍(例如，0.6μπι或更少)內的架構。由於類似漏鬥的形狀，通孔可以容易地用低阻抗金屬(諸如，Al)填充，使得甚至在短時間內存在流過系統的高電流的情況下，也可以最小化功率消耗。從而，最小化由於系統過熱導致的損害和/或破壞的危險。即使關於以上披露的實施例描述了本發明，本領域技術人員也應該清楚，在不脫離本發明的保護對象和範圍的情況下，根據以上描述的教導並且在所附權利要求的範圍內可以實現本發明的多種修改、改變和改進。例如，可以實現第一導電層包括任何數量的單獨導電區域的多級互連結構。而且，可以實現任何數量的漏鬥形連接通孔。特別地，第一導電層的導電區域到第二導電層的導電區域之間的連接可以通過單個漏鬥形通孔或者通過多於一個相鄰漏鬥形通孔來執行。通孔的位置和尺寸通過採用例如被適當圖案化的掩模的已知技術來確定。而且，根據本發明的多級互連結構可以被用於多種半導體器件，諸如雙極-CM0S-DM0S BCD器件或其他類型的器件。另外，本領域技術人員熟悉的那些區域在此未描述，以不必要地模糊所描述的發明。從而，本發明不限於上述實施例，而是僅通過所附權利要求的保護範圍限制。
權利要求
1.一種用於製造用於半導體器件的多級互連結構的方法，包括以下步驟提供適於使第一導電層(320 ；420 ；520)與第二導電層(340 ；440 ；540)分離的中間介電層(330 ；430 ；530)，包括通過高密度等離子體沉積來沉積第一介電層(331 ；431 ；531)；打開通過所述金屬間介電層(330 ；430 ；530)的至少一個漏鬥形連接通孔(351 ；451 ； 551)，其中，所述漏鬥形連接通孔(351 ；451 ；551)的上部寬部分被完全打開而通過單一種類的介電材料。
2.根據權利要求1所述的方法，其中，所述漏鬥形連接通孔(351)的所述上部寬部分和下部窄部分被完全蝕刻通過所述第一介電層(331)。
3.根據權利要求1所述的方法，進一步包括在所述第一介電層G31)上通過高密度等離子體沉積來沉積第二介電層032)，並且打開所述漏鬥形連接通孔(451)通過所述第一介電層(431)和所述第二介電層032)，使得所述漏鬥形連接通孔(451)的所述上部寬部分和所述下部窄部分完全打開通過經由高密度等離子體沉積所沉積的介電材料。
4.根據權利要求1所述的方法，進一步包括在所述第一介電層(531)上沉積中間介電層(532)；在所述中間介電層(53 和所述第一介電層(531)上沉積第二介電層(533)，其中，所述第二介電層(53 的厚度使得所述漏鬥形連接通孔(551)的所述上部寬部分完全打開通過所述第二介電層(532)。
5.根據權利要求4所述的方法，其中，在沉積所述中間介電層(53 之後執行化學機械拋光，並且其中，所述化學機械拋光的終點在所沉積的所述第一介電層(531)的上層之下的層，使得所述第二介電層(53 沉積成與所述第一介電層(531)和所述中間介電層(532) 直接接觸。
6.根據權利要求4和5中之一所述的方法，其中，所述中間介電層(531)和所述第二介電層(53 通過化學汽相沉積來沉積。
7.根據權利要求1至6中之一所述的方法，其中，所述第一導電層(320；420 ；520)包括兩個或更多單獨導電區域，其中，所述單獨導電區域之間的間距的寬度測量為Iym或更少。
8.根據權利要求1至7中之一所述的方法，其中，所述中間介電層(330；430 ；530)包括二氧化矽Si02。
9.一種用於半導體器件的多級互連結構，所述互連結構包括第一導電層(320 ；420； 520)、第二導電層(340 ；440 ；540)、以及位於所述第一導電層(320 ；420 ；520)和所述第二導電層(340;440力40)之間的金屬間介電層(330 ；430 ;530)，其中，所述金屬間介電層 (330 ；430 ；530)包括第一介電層(331 ；431 ；531)，所述第一介電層包括通過高密度等離子體沉積來沉積的介電材料，所述第一介電層(331 ；431 ；531)面對所述第一導電層(320 ； 420 ；520)，並且其中，所述金屬間介電層(330 ；430 ；530)進一步包括用於將所述第一導電層(320 ；420 ；520)電連接至所述第二導電層(340 ；440 ；540)的至少一個漏鬥形連接通孔 (351 ；451 ；551)，其中，所述漏鬥形連接通孔(351 ；451 ；551)的上部寬部分完全容納在單一種類的介電材料中。
10.根據權利要求9所述的多級互連結構，其中，所述漏鬥形連接通孔(351)的所述上部寬部分和下部窄部分完全容納在所述第一介電層(331)中。
11.根據權利要求9所述的多級互連結構，進一步包括第二介電層032)，所述第二介電層包括通過高密度等離子體沉積沉積並且直接與所述第一介電層G31)接觸的介電材料，其中，所述漏鬥形連接通孔(451)打開而通過所述第一介電層(431)和所述第二介電層032)，使得所述漏鬥形連接通孔051)的所述上部寬部分和所述下部窄部分完全容納在通過高密度等離子體沉積所沉積的介電材料中。
12.根據權利要求9所述的多級互連結構，進一步包括直接與所述第一介電層(531) 接觸的中間介電層(532)以及直接與所述第一介電層(531)和所述中間介電層(53 接觸的第二介電層(533)，其中，所述第二介電層(533)的厚度使得所述漏鬥形連接通孔(551) 的所述上部寬部分完全容納在所述第二介電層(532)中。
13.根據權利要求12所述的多級互連結構，其中，所述中間介電層(532)和所述第二介電層(53 均包括通過化學汽相沉積所沉積的介電材料。
14.根據權利要求9至13中之一所述的多級互連結構，其中，所述第一導電層(320; 420 ；520)包括兩個或更多單獨導電區域，其中，所述單獨導電區域之間的間距的寬度測量為Iym或更少。
15.根據權利要求9至14中之一所述的多級互連結構，其中，所述中間介電層(330; 430 ；530)包括二氧化矽SiO2。
全文摘要
本發明涉及用於形成用於半導體器件的多級互連結構的方法，其中，用於半導體器件的多級互連結構包括設置有漏鬥形連接通孔的金屬間介電層。根據本發明的方法允許為呈現亞微米間距的系統製造漏鬥形連接通孔。本發明的多級互連結構的架構，提供設置有低阻抗連接通孔的可靠設備。
文檔編號H01L21/768GK102237303SQ201110107568
公開日2011年11月9日 申請日期2011年4月27日 優先權日2010年4月27日
發明者安東尼奧·迪·佛朗哥, 西爾維奧·克裡斯託法洛, 馬科·博尼法西奧 申請人:意法半導體股份有限公司