可拆分重組的精簡匹配濾波器組的製作方法

2023-07-21 10:12:41 2

專利名稱：可拆分重組的精簡匹配濾波器組的製作方法
技術領域：
本發明屬於數位訊號處理領域，主要針對數字編碼信號的數字濾波處理。進一步講，本發明是一項用於碼分多址通信系統的技術，其中包含一個匹配濾波器的電路結構，是一種可拆分重組的精簡匹配濾波器組，並且能夠用專用集成電路技術實現。
背景技術：
數位訊號處理技術被廣泛應用於各種領域，尤其是數字濾波技術。在碼分多址通信系統中，匹配濾波器被認為是一種性能最好的技術而且被廣泛研究。
在具有零相關區間的碼分多址通信系統中，為實現碼的快速捕獲，需要用一個匹配濾波器組對n個碼字同時進行搜索，用一個碼字的周期來獲得碼的初始相位參考信息，然後開始新的匹配運算，再利用碼的自相關特性判斷碼的捕獲是否完成。匹配濾波器組一般由幾個完全相同的匹配濾波器構成，可以同時實現幾個不同係數的匹配任務，但這種匹配濾波器組的面積和功耗與單個匹配濾波器的個數成正比。
實際應用中，為解決上述問題，一般在性能(碼的平均捕獲時間)和硬體實現的複雜性之間獲取一個折衷。但是對移動通信系統來說，良好的性能、小面積和低功耗的集成電路實現是必須要同時兼顧。尤其低功耗集成電路的設計是電池供電的手持式便攜系統的基本要求，系統晶片的高功耗將導致電池壽命大大下降。而碼同步又是碼分多址通信系統的必要條件。電路層次的改進設計無法完全實現低功耗、晶片面積小和工作速度快的目標。

發明內容
本發明的目的在於提供一種可拆分重組的精簡匹配濾波器組。針對具有零相關區間的碼分多址通信系統，為實現碼的快速捕獲，利用系統算法的優化，提出了一種可拆分重組的精簡匹配濾波器組，並利用集成電路設計技術成功的應用於具有零相關區間的碼分多址通信系統中，在實現系統的碼同步捕獲中發揮了良好的作用。
本發明一種可拆分重組的具有精簡結構的匹配濾波器組，分為前後兩級，在執行信號濾波操作時，可以對輸入信號x(t)同時實現多個碼序列的匹配任務，其特徵在於，包括一第一級，該第一級為有限衝激響應濾波器的直接實現形式，包括N個輸入數據的存儲單元，輸入數據與存儲單元1的入口相連，存儲單元1的出口與存儲單元2的入口相連，其餘存儲單元依次順序連接，直到存儲單元N；所有的存儲單元按時鐘單位實現數據的向右移位；N個匹配係數；N個乘法單元；乘法單元1的兩個入口分別與存儲單元1的輸出口和係數c1p連接，乘法單元2的兩個入口分別與存儲單元2的輸出口和係數cNp連接，以此類推，一直到乘法單元N的兩個入口分別與存儲單元N的輸出口和係數cNp連接；所有的乘法單元實現來自存儲單元的輸入數據與輸入係數的相乘操作，並輸出結果；n個加法陣列；其中加法陣列1的n個輸入口分別與乘法單元1、乘法單元n+1、乘法單元2n+1、…、乘法單元n+1的輸出口連接；加法陣列2的n個輸入口分別與乘法單元2、乘法單元n+2、乘法單元2n+2、…、乘法單元n+2的輸出口連接；以此類推，加法陣列n的n個輸入口分別與乘法單元n、乘法單元2n、乘法單元3n、…、乘法單元N的輸出口連接；每個加法陣列分別實現n個數的相加，並產生一個輸出結果；一第二級，該第二級包括多個模塊，每個模塊的結構和功能完全相同，以第一個模塊為例，其中包括n個係數存儲單元；n個乘法單元；乘法單元N+1的兩個入口分別與的輸出口和係數d1，1連接，乘法單元2的兩個入口分別與乘法單元2的輸出口和係數d1，n連接，以此類推，一直到乘法單元N+n的兩個入口分別與第一級中加法陣列n的輸出口和係數d1，n連接；一個加法陣列n+1；該加法陣列n+1的n個輸入口分別與乘法單元N+1至乘法單元N+n的輸出口連接；並且該加法陣列n+1實現n個輸入數的相加，然後產生一個輸出結果；其它模塊在結構上完全相同，所有輸入也完全相同，只是本地的存儲係數不同，因而輸出結果也不同。
其中第一級經過復用執行每個碼序列的匹配操作中相同的運算部分，第二級對應完成各個碼序列的剩餘匹配操作；通過後級部分的擴展來實現碼序列個數可變的匹配任務，在結構上可以拆分重組，在極限情況下，利用兩倍的硬體規模最大可以同時處理n個碼序列的匹配任務其中n為2、4、4 j，j為大於等於2的自然數；
在第二級中，每個碼序列對應一個模塊；在每個模塊內，前面第一級的n個輸出結果與本地的n個係數相乘，所得結果相加後得到相應係數的匹配結果；不同的碼序列只需要對第二級進行擴展，增加相應碼序列的運算單元，匹配濾波器組的並行處理能力取決於第二級的規模。
其中在第一級中N個輸入數據首先與N個係數相乘，所得結果分為n組，每相隔n-1的數為一組，然後相加，共得到n個相加結果。
其中有限衝擊響應直接實現形式數字電路結構。
其中有限衝擊響應轉置實現形式數字電路結構。


為進一步說明本發明的技術特徵，以下結合實施例及附圖對本發明作一詳細的描述，其中圖1所示是基於FIR直接形式實現的常規匹配濾波器；圖2所示是基於FIR轉置形式實現的常規匹配濾波器；圖3所示是由多個匹配濾波器組合成的濾波器組；圖4所示是可拆分重組的精簡匹配濾波器組結構5所示是一個N為16(n為4)的匹配濾波器組結構圖。
具體實施例方式
首先請參閱圖1、圖2，圖1所示是基於FIR直接形式實現的常規匹配濾波器；圖2所示是基於FIR轉置形式實現的常規匹配濾波器；由多個匹配濾波器組合成的濾波器組(圖3所示)利用其強大的並行處理能力獲得非常優異的數位訊號處理性能，並具有工作速度快的優點。當用常規匹配濾波器來實現碼的並行捕獲時，其電路實現存在功耗大、佔晶片面積大等缺點。對於匹配濾波器的設計和實現已經研究了很多年，也提出了多種實現方案，分別從系統結構、電路結構和版圖級對匹配濾波器進行了精簡和優化；但是對於匹配濾波器組的實現來說，這些結果還遠遠不能達到實際所需要求。
對於輸入信號x(t)，常規匹配濾波器的數學關係可以表示為X(t)=i=1n2ck(i)x(t-i)----(1)]]>其中，ck是濾波器的係數，x(t)為採樣後獲得的輸入信號。
針對基於零相關區間的碼分多址通信系統，在圖3所示的匹配濾波器組中，各濾波器的係數(Ck＝{ck，8(l-1)+m}，其中l，m取值為1～n)存在如下關係ck,8(l-1)+m=c8(l-1)+mpdk,m----(2)]]>其中k取值為1～n。
基於系統算法，其碼捕獲的數字濾波算法表示為Xk(t)=l=1nm=1nck,8(l-1)+mx[t-[8(l-1)+m]]]]>=m=1ndk,ml=1nc8(l-1)+mPx[t-[8(l-1)+m]]]]>=m=1ndk,mX(m,t)----(3)]]>其中X(m,t)=l=1nc8(l-1)+mPx[t-[8(l-1)+m]]----(4)]]>基於以上系統算法，本發明利用完全互補碼的碼特性，對匹配濾波器組的結構進行了改進，使匹配濾波器組的結構分為前後兩級。圖4所示是可拆分重組的精簡匹配濾波器組結構圖，其中在第一級完成公式(4)數據運算操作，利用第一級的運算結果，在第二級完成濾波算法(公式(3))的剩餘運算操作，這樣匹配濾波器組的規模大大減少，這就是本發明的系統結構來源。
本發明中的精簡結構匹配濾波器組通過後級部分的擴展來實現碼序列個數可變的匹配任務，在結構上可以拆分重組，在極限情況下，利用兩倍的硬體規模最大可以同時處理n個碼序列的匹配任務(其中n為2、4、4j，j為大於等於2的自然數)。圖5所示是一個N為16(n為4)的匹配濾波器組結構圖，通過第二級的擴展可以同時處理4個碼序列的匹配任務。
圖3所示的匹配濾波器組表示了本發明的外部使用特性，虛框中的模塊是圖4所示結構的功能表示。兩者的區別是當採用常規匹配濾波器時，其並行處理能力受限於整個硬體的實現規模；而採用本發明中的可拆分重組的精簡匹配濾波器組則大幅度降低了這種限制，其擴展可以非常方便的得以實現。
圖4所示的可拆分重組的精簡匹配濾波器組系統結構圖分為前後兩級，其中第一級和第二級分別如圖中的兩個虛框所示，n為2、4、4j(j為大於等於2的自然數)；圖中表示了在極限情況下利用兩倍的硬體規模處理n個碼序列的匹配任務的結構圖。
圖5所示是一個N為16(n為4)的匹配濾波器組結構圖，在第一級中，16個輸入數據(存儲在寄存器1到寄存器16中)首先分別與16個係數(係數c1p至係數c16p)相乘，所得結果分為4組，每相隔4的數為一組，然後相加，共得到4個相加結果；詳細連接關係如圖中所示。在第二級中，可分為4個運算模塊，每個碼序列對應一個運算模塊。在每個運算模塊內，前面第一級的4個輸出結果與4個係數(係數d1，1至係數d1，4)相乘，所得結果相加後得到相應係數的匹配結果。不同的碼序列只需要對第二級進行擴展，增加相應碼序列的運算模塊，匹配濾波器組的並行處理能力取決於第二級的規模；本發明是一種可拆分重組的精簡匹配濾波器組，用兩倍規模的硬體同時處理n個碼組的匹配任務，具有功耗低、佔用晶片面積小、速度快的優點(參閱圖4)，圖4是高速精簡匹配濾波器組系統結構圖。
實現方式一對照圖5，一種具體實施例如下(數字電路實現方式)，其中的n為4；首先，輸入數據被存儲存儲在寄存器1到寄存器16中，所有寄存器依次順序連接，數據在每個時鐘單位都進行移位；然後所有寄存器的輸出分別與乘法單元1至乘法單元16相連接，並分別與係數cip(i＝1，2，……，16)進行乘法運算，對於一位的係數cip(＝±1)，乘法運算可以合併到加法陣列中，用求反運算代替(具體實現方式取決於電路的結構)。前面部分的運算完成後，所得結果分為4組，由4個加法陣列(加法陣列1至加法陣列4)進行加法求和運算；在分組時，要按照每相隔4的數為一組；其中加法陣列1的4個輸入口分別與乘法單元1、乘法單元5、乘法單元9和乘法單元13的輸出口連接；加法陣列2的4個輸入口分別與乘法單元2、乘法單元6、乘法單元10和乘法單元14的輸出口連接；以此類推。每個加法陣列分別實現4個數的相加，並產生一個輸出結果。加法陣列可以用簡單的多位加法器實現，也可以用華萊士樹結構的加法陣列單元來實現。加法求和運算完成後所得結果進入第二級。
在第二級中，對於第一個運算模塊，如圖5中第二級的第一個虛框所示，所有4個輸入數據分別與4個乘法單元(乘法單元17至乘法單元20)相連接，並與4個係數(係數d1，1至係數d1，4)相乘(有關乘法的實現與第一級完全相同)，然後輸出結果進入一個加法陣列5進行求和，該加法陣列5實現4個輸入數的相加，然後產生一個輸出結果；該加法陣列5的實現方式也同第一級的加法陣列一樣。最後的求和結果便是第一個匹配濾波器的輸出(圖中的輸出1)。對於其它3個模塊在結構上完全相同，所有輸入也完全相同，只是本地的4個存儲係數不同。
同時需要說明的是，以上實現方式對於不同的n值(n為2、4、4t，其中t為大於等於2的自然數)，結果完全相同。
實現方式二採用類似圖2所示的有限衝擊響應(FIR)轉置實現形式數字電路結構，其優點是在專用集成電路設計中加法陣列為自然的流水線結構，是一種高速濾波器實現方式。
實現方式三採用低功耗數字電路結構，第一級中輸入數據用基於寄存器頁方式的存儲器存儲，輸入數據不移位，採用第一級中的匹配係數c1p至cNp和第二級中的係數d1，1至d1，n在每個時鐘單位順序移位的方式來實現匹配操作，其優點是在專用集成電路設計中可以大幅度降低電路功耗。這種實現方式具有低功耗的優點。
發明的可拆分重組的精簡匹配濾波器組具有完全並行處理能力而硬體實現規模很小的優點，採用兩級結構，用兩倍規模的硬體同時處理n個碼組的匹配任務(其中n為2、4、4t，t為大於等於2的自然數)，工作速度快、功耗低、晶片面積小。
權利要求
1.一種可拆分重組的具有精簡結構的匹配濾波器組，分為前後兩級，在執行信號濾波操作時，可以對輸入信號x(t)同時實現多個碼序列的匹配任務，其特徵在於，包括一第一級，該第一級為有限衝激響應濾波器的直接實現形式，包括N個輸入數據的存儲單元，輸入數據與存儲單元1的入口相連，存儲單元1的出口與存儲單元2的入口相連，其餘存儲單元依次順序連接，直到存儲單元N；所有的存儲單元按時鐘單位實現數據的向右移位；N個匹配係數；N個乘法單元；乘法單元1的兩個入口分別與存儲單元1的輸出口和係數c1p連接，乘法單元2的兩個入口分別與存儲單元2的輸出口和係數cNp連接，以此類推，一直到乘法單元N的兩個入口分別與存儲單元N的輸出口和係數cNp連接；所有的乘法單元實現來自存儲單元的輸入數據與輸入係數的相乘操作，並輸出結果；n個加法陣列；其中加法陣列1的n個輸入口分別與乘法單元1、乘法單元n+1、乘法單元2n+1、…、乘法單元n+1的輸出口連接；加法陣列2的n個輸入口分別與乘法單元2、乘法單元n+2、乘法單元2n+2、…、乘法單元n+2的輸出口連接；以此類推，加法陣列n的n個輸入口分別與乘法單元n、乘法單元2n、乘法單元3n、…、乘法單元N的輸出口連接；每個加法陣列分別實現n個數的相加，並產生一個輸出結果；一第二級，該第二級包括多個模塊，每個模塊的結構和功能完全相同，以第一個模塊為例，其中包括n個係數存儲單元；n個乘法單元；乘法單元N+1的兩個入口分別與的輸出口和係數d1，1連接，乘法單元2的兩個入口分別與乘法單元2的輸出口和係數d1，n連接，以此類推，一直到乘法單元N+n的兩個入口分別與第一級中加法陣列n的輸出口和係數d1，n連接；一個加法陣列n+1；該加法陣列n+1的n個輸入口分別與乘法單元N+1至乘法單元N+n的輸出口連接；並且該加法陣列n+1實現n個輸入數的相加，然後產生一個輸出結果；其它模塊在結構上完全相同，所有輸入也完全相同，只是本地的存儲係數不同，因而輸出結果也不同。
2.根據權利要求1所述的可拆分重組的具有精簡結構的匹配濾波器組，其特徵在於，其中第一級經過復用執行每個碼序列的匹配操作中相同的運算部分，第二級對應完成各個碼序列的剩餘匹配操作；通過後級部分的擴展來實現碼序列個數可變的匹配任務，在結構上可以拆分重組，在極限情況下，利用兩倍的硬體規模最大可以同時處理n個碼序列的匹配任務其中n為2、4、4j，j為大於等於2的自然數；在第二級中，每個碼序列對應一個模塊；在每個模塊內，前面第一級的n個輸出結果與本地的n個係數相乘，所得結果相加後得到相應係數的匹配結果；不同的碼序列只需要對第二級進行擴展，增加相應碼序列的運算單元，匹配濾波器組的並行處理能力取決於第二級的規模。
3.根據權利要求1所述的可拆分重組的具有精簡結構的匹配濾波器組，其特徵在於，其中在第一級中N個輸入數據首先與N個係數相乘，所得結果分為n組，每相隔n-1的數為一組，然後相加，共得到n個相加結果。
4.根據權利要求1所述的可拆分重組的具有精簡結構的匹配濾波器組，其特徵在於，其中有限衝擊響應直接實現形式數字電路結構。
5.根據權利要求1所述的可拆分重組的具有精簡結構的匹配濾波器組，其特徵在於，其中有限衝擊響應轉置實現形式數字電路結構。
全文摘要
一種可拆分重組的具有精簡結構的匹配濾波器組，分為前後兩級，在執行信號濾波操作時，可以對輸入信號x(t)同時實現多個碼序列的匹配任務，一第一級，該第一級為有限衝激響應濾波器的直接實現形式，一第二級，該第二級包括多個模塊，每個模塊的結構和功能完全相同，n個乘法單元；乘法單元N+1的兩個入口分別與的輸出口和係數d
文檔編號H04J13/02GK1567800SQ03148579
公開日2005年1月19日 申請日期2003年7月4日 優先權日2003年7月4日
發明者郭曉旭, 陳杰 申請人:中國科學院微電子中心