A/d轉換器電路的製作方法
2024-03-08 05:11:15
專利名稱：A/d轉換器電路的製作方法
技術領域：
本發明涉及A/D轉換器電路的高速操作。
背景技術：
圖10示出了一個傳統的A/D轉換器，更確切地說，它是一個4比特輸出型串並聯A/D轉換器。這個A/D轉換器包括受高位比較器控制電路10輸出的控制信號1A、1B和1C控制的高位比較器COMP11、12和13；受低位比較器控制電路20輸出的控制信號2A、2B和2C控制的低位比較器COMP21、22和23。比較器COMP11、12、13和COMP 21、22、23的輸入端(IN)都接到A/D轉換器的輸入端(AIN)上。適當選擇和加到這些比較器的基準電壓端上的是由一個鏈式電阻元陣列將模擬輸入電壓VAIN的輸入電壓範圍(最大基準電壓VRH，最小基準電壓VRL)16分得到的各個電平的電壓。
高位比較器11、12、13的基準電壓端(REF)分別接到鏈式電阻元陣列將模擬輸入電壓VAIN的輸入電壓範圍4分的分壓端(N1)、(N2)、(N3)上。在A/D轉換時，首先大致檢測模擬輸入電壓VAIN的電壓電平，執行高位比特的A/D轉換。輸出端(O11)、(O12)、(O13)接到一個開關選擇電路30上。從開關選擇電路30有選擇地按照高位比特的A/D轉換結果輸入開關控制信號S1至S4之一。
低位比較器COMP 21、22、23的基準電壓端(REF)通過轉接開關組SW1至SW4接到鏈式電阻元陣列的分壓端上。按照開關控制信號S1至S4的類型選擇轉接開關組SW1至SW4中的一個開關組。從而確定了低位比較器COMP21、22、23的低位基準電壓。也就是說，在模擬輸入電壓VAIN等於或高於在鏈式電阻元陣列的一個分壓端上的基準電壓VN1的情況下，選擇轉接開關組SW1，從而分別使低位基準電壓VN01、VN02、VN03輸入比較器COM21、22和23的基準電壓端。應指出的是，在前一個通道和後一些通道中，每個分壓端用前綴「V」表示分壓端名稱。與以上情況類似，在模擬輸入電壓VAIN等於或高於高位基準電壓VN2而低於VN1的情況下，選擇轉接開關組SW2，使低位基準電壓VN11、VN12、VN13輸入。在模擬輸入電壓VAIN等於或高於高位基準電壓VN3而低於VN2的情況下，選擇轉接開關組SW3，使低位基準電壓VN21、VN22、VN23輸入。在模擬輸入電壓VAIN低於VN3的情況下，選擇轉接開關組SW4，使低位基準電壓VN31、VN32和VN33輸入。
可以用下面這種方式得到4比特輸出。將一個輸出的比特分成高位比特和低位比特，分別對比較器COMP11、12、13和比較器COMP21、22、23的輸出O11、O12、O13、O21、O22、O23的邏輯電平編碼。
圖11示出了工作波形。圖10的A/D轉換器與時鐘信號CLK同步進行操作。A/D轉換器將時鐘信號CLK的(1/2)周期取為操作的一個時步。每個時步切換三種工作狀態，即模擬輸入電壓VAIN的取操作(I)、所取電壓的保持操作(II)和電壓比較操作(III)。時步①至⑤構成一個操作單位，執行A/D轉換操作。
在時步①-②期間，高位比較器COMP1x(x＝1，2，3；下同)和低位比較器COMP2x取得模擬輸入電壓VAIN(操作(I))。在這個時步所取的電壓電平從等於或高於在鏈式電阻元陣列的一個端(N2)上的高位基準電壓VN2而低於在端N1上的高位基準電壓VN1的電壓電平VN1X變為最高電壓電平VRH。比較器COMP1x和COMP2x的內端的電容分量被充到模擬輸入電壓VAIN的電壓電平VRH。
然後，在時步②-③期間，每個低位比較器COMP2x保持電壓電平VRH(操作(II))，而每個高位比較器COMP1x轉到比較狀態(操作(III))。在各高位比較器COMP1x的內端上的電壓電平從最高電壓電平VRH向來自基準電壓端(REF)相應的高位基準電壓VNx(x＝1，2，3；下同)過渡。結果，由於對內端的電容分量的充、放電，就有電流流過相應高位比較器COMP1x的基準電壓端(REF)。圖11示出了高位比較器COMP11的情況。由於放電，流出具有峰值電流I100的流出電流。流出電流流向鏈式電阻元陣列內的一個端(RL)。因此，與流出電流成正比上升的電壓將在分壓端(NO1)上的低位基準電壓VN01反映為電壓波動。假設與電壓波動量相應的峰值電壓為V100。
然後，在時步③-④期間，在相應的低位比較器COMP2x的比較操作前先設置低位基準電壓。根據各高位比較器COMP1x的比較結果，選擇一個由開關選擇電路30確定的轉接開關組。在圖11的情況下，轉接開關組從在上一個周期的對於電壓電平VN1X的轉接開關組SW2改為適合電壓電平VRH的轉接開關組SW1。由於開關組的轉換，使在各個轉接開關組SW1至SW4與每個低位比較器COMP2x之間的電容分量Cp1、Cp2、Cp3充電，從而端電壓從電壓電平VN1向電壓電平VRH過渡。在這個階段，電流來自於接線端(RH)。因此，在分壓端(N01)上的低位基準電壓VN01增高。假設在這個階段的電壓波動量為V2。應指出的是，電容分量Cp1、Cp2、Cp3等於在每個轉接開關組SW1至SW4、每個低位比較器COMP2x和布線的寄生電容分量之和。
接著，在時步④-⑤期間，每個高位比較器COMP1x保持比較狀態(操作(III))，而每個低位比較器COMP2x轉為比較狀態(操作(III))。在這個階段各低位比較器COMP2x的內端以與各高位比較器COMP1x在時步②-③時相同的方式工作。也就是說，各低位比較器COMP2x的內端上的電壓電平從最高電壓電平VRH通過基準電壓端(REF)向相應的低位基準電壓VN0x(x＝1，2，3；以同)過渡。由於在時步④-⑤的過渡電壓的寬度比在時步②-③的窄，因此從峰值電壓的設定值波動的電壓波動量為V3(＜V100)。
當然，圖11隻是作為一個例子示出了低位基準電壓VN01的電壓電平的過渡過程，其他低位基準電壓VN02、VN03的電壓電平也以與VN01相同的方式進行過渡。
然而，在這種傳統的A/D轉換器中，每個高位比較器COMP1x保持比較狀態，而將每個高位基準電壓VNx在時步②-⑤的一個時步期間加到每個相應基準電壓端(REF)上。衝/放電一直持續到在高位比較器COMP1x的內端上的電壓電平從在時步①-②時取得的模擬輸入電壓VAIN的電壓電平過渡到相應的高位基準電壓VNx。在這個階段，在內端上的電壓過渡可以是在輸入電壓範圍內的最高電壓電平VRH與最小電壓電平VRL之間的幾乎全程的電壓過渡，當然這取決於模擬輸入電壓VAIN的電壓電平。
因此，如圖11所示，可能會有內端的電壓過渡在時步②-③內不能完成的情況。在這種情況下，由於內端的電壓過渡而引起的從基準電壓端(REF)流出的電流(即，在所取的模擬輸入電壓VAIN的電壓電平高於高位基準電壓VNx的情況下)，由鏈式電阻元陣列設定的相應高位和低位基準電壓的電壓電平在時間③後的一些時步中偏離了它們的相應設定值。各高位比較器COMP1x的比較操作引起的基準電壓的偏差可能保留到隨後的各低位比較器COMP2x的比較狀態(時步④-⑤)而沒有消除。結果，各低位比較器COMP2x用偏離設定值的低位基準電壓執行比較操作。照這樣進行比較操作，就不可能得到精確的電壓比較結果，這是有問題的。
隨著控制傳統的A/D轉換器的時鐘信號CLX的頻率的提高，電壓值的偏差更為明顯。因此，在追求A/D轉換器的高速操作的趨勢下，象這樣的傳統A/D轉換器的變換誤差就成為越來越嚴重的問題。
發明內容
本發明是為了解決上述問題而作出的。因此，本發明的目的是提供一種A/D轉換器電路，這種A/D轉換器電路能進行高速操作而沒有由於高位比較器比較操作而引起的會影響低位比較器在進行比較操作時的低位基準電壓的電壓電平的高位基準電壓的波動。
為了達到這個目的，按照本發明的一種情況，所提供的A/D轉換器電路包括一個或多個執行A/D轉換的電壓比較器；以及一個電阻元陣列，用來為接在這個電阻元陣列的各分壓端上的相應電壓比較器產生各自的基準電壓；其中，所述A/D轉換器電路還包括基準電壓保持部分，用來保持各分壓端提供的相應基準電壓，在每個分壓端與相應基準電壓保持部分電隔離後為相應電壓比較器提供所保持的相應基準電壓。
在按照本發明的這種設計的A/D轉換器電路中，在電阻元陣列的各個分壓端上產生相應的基準電壓，作為相應的電壓比較器的基準電壓。各基準電壓首先提供給相應的基準電壓保持部分保持。然後，各基準電壓保持部分脫離相應的分壓端，向相應的電壓比較器提供各自保持的基準電壓。
在電阻元陣列的各分壓端上產生的基準電壓提供給相應的基準電壓保持部分保持時，需向電壓比較器提供的基準電壓可以在各分壓端脫離基準電壓保持部分後由基準電壓保持部分提供給電壓比較器。因此，在基準電壓提供給電壓比較器時決不會在電阻元陣列的分壓端上出現電壓波動。
此外，按照本發明的另一種情況，所提供的A/D轉換器電路包括一個或多個高位比特鑑別電壓比較器，用來執行在低位比特A/D轉換之前的高位比特A/D轉換；一個電阻元陣列，用來在每個高位分壓端上產生供每個高位比特A/D轉換用的每個高位基準電壓和在每個低位分壓端上產生供每個低位比特A/D轉換用的每個低位基準電壓，所述電阻元陣列接在高壓側基準電壓與低壓側基準電壓之間；其中，所述A/D轉換器電路還包括每個基準電壓保持部分，用來保持每個高位分壓端提供的每個高位基準電壓和在每個高位分壓端與每個基準電壓保持部分電隔離後向每個高位比特鑑別電壓比較器提供所保持的每個高位基準電壓。
在按照本發明的另一種情況設計的A/D轉換器電路中，在電阻元陣列的每個高位分壓端上產生每個高位基準電壓，作為每個高位比特鑑別電壓比較器的基準電壓。每個高位基準電壓首先提供給每個基準電壓保持部分保持。然後，每個基準電壓保持部分脫離每個高位分壓端，所保持的每個高位基準電壓從每個基準電壓保持部分提供給每個高位比特鑑別電壓比較器。
在電阻元陣列的高位分壓端上產生的高位基準電壓提供給基準電壓保持部分保持時，需提供給高位比特鑑別電壓比較器的高位基準電壓可以在高位分壓端脫離基準電壓保持部分後由基準電壓保持部分提供給高位比特鑑別電壓比較器。因此，在高位基準電壓提供給高位比特鑑別電壓比較器時電阻元陣列的高位分壓端決不會出現電壓波動。此外，在高位比特A/D轉換後執行的低位比特A/D轉換時，電壓波動決不會留在低位基準電壓內。也就是說，可以消除高位比特A/D轉換對低位比特A/D轉換的影響。
此外，不需要佔用時間來平息電阻元陣列的高位分壓端上的高位基準電壓的電壓波動。因此，不需要在高位比特A/D轉換與低位比特A/D轉換之間設置不必要的釋放復原時間。因此，可以實現高速操作。
從以下結合附圖所作的詳細說明中可以更清楚地看到本發明的以上和其他一些目的和新穎的特色。然而，可以理解，這些附圖只是用來說明本發明，而不是限定本發明的範圍。
圖1為示出作為本發明的一個實施例的A/D轉換器的電路圖；圖2為示出一個比較器的具體例子的電路圖；圖3為比較器工作狀態表；圖4為示出一個高位比較器控制電路的具體例子的電路圖；圖5示出了一個高位比較器控制電路的工作波形；圖6為示出一個低位比較器控制電路的具體例子的電路圖；圖7示出了一個低位比較器控制電路的工作波形；圖8示出了本發明的實施例的A/D轉換器的工作波形；圖9示出了本發明的實施例的A/D轉換器的變換表；圖10為示出一個傳統的A/D轉換器的電路圖；以及圖11示出了傳統的A/D轉換器的工作波形。
具體實施例方式
下面將結合圖1至圖9詳細說明按照本發明設計的A/D轉換器電路的優選實施例。
圖1示出了一個4比特輸出型串並聯A/D轉換器。對於傳統的4比特輸出型串並聯A/D轉換器(圖10)來說，高位比較器COMP11、12、13的基準電壓端(REF)分別直接接在分壓端(N1)、(N2)、(N3)上。然而，在這個獨創性的A/D轉換器中，分壓端(N1)、(N2)、(N3)分別通過第一開關SW11A、SW12A、SW13A和第二開關SW11B、SW12B、SW13B接到高位比較器COMP11、12、13上。相應的電壓保持電容元C11、C12、C13的兩端中的一端分別接在(SW11A，SW11B)、(SW12A，SW12B)、(SW13A，SW13B)的連接點上，而它們的另一端接地電壓。
高位比較器控制電路10輸出的控制信號1C和1B控制第一開關SW11A、SW12A、SW13A和第二開關SW11B、SW12B、SW13B的接通性。
圖2示出了一個高位比較器的具體例子。這是一個所謂的斬波器型的比較器。輸入端(IN)和基準電壓端(REF)分別接到開關SWA和SWB上。開關SWA、SWB的另一端都接到電壓比較電容元C0的一端。電壓比較電容元C0的另一端接到反相門INV的輸入端上，電壓比較結果從反相門INV的輸出端(OUT)輸出。開關SWC的一端接在電壓比較電容元CO與反相門INV的輸入端之間，而另一端接在反相門INV的輸出端與輸出端(OUT)之間。應指出的是，一般說來由於開關SWA、SWB的基本結構總是伴隨有寄生電容元。在圖2中，這些寄生電容分量表示為寄生電容Cpa、Cpb。
下面將參照圖3所示的表說明圖2的比較器的電壓比較操作。如圖3所示，比較器有三個工作狀態，取決於開關SWA、SWB、SWC的接通狀態。也就是說，按照如下時序執行電壓比較操作(I)將模擬電壓取至輸入端(IN)的取操作；(II)保持所取的模擬電壓的保持操作；以及(III)電壓比較操作。
在取操作(I)期間，開關SWA、SWC處在接通狀態(「ON」)，而開關SWB處在非接通狀態(「OFF」)。模擬電壓從輸入端(IN)通過開關SWA取至電壓比較電容元C0的一端。由於開關SWC處於接通狀態(「ON」)，輸入端和輸出端(OUT)短路，因此這兩個短路端將反相門INV的輸入輸出特性偏置為中間狀態。也就是說，這兩端自然形成了為電源電壓的1/2((1/2)VCC電壓)左右(反相門INV的門限電壓)的平衡。因此，電壓比較電容元C0的接在輸入端的那一端偏置到(1/2)VCC左右的電壓。與(1/2)VCC左右的電壓與模擬電壓之間的電壓差成正比的電荷存儲在電壓比較電容元C0內。由於在電壓比較電容元C0的一端與地電壓之間存在寄生電容Cpa和Cpb，因此電荷存儲在寄生電容Cpa和Cpb內。
然後，在保持操作(II)期間，開關SWA、SWB、SWC都處於非接通狀態(「OFF」)。電壓比較電容元C0處於浮動狀態，在取操作期間取得的模擬電壓保持為電壓比較電容元C0的存儲電荷。類似，寄生電容Cpa、Cpb的存儲電荷也得到保持。
對於通過取操作(I)和保持操作(II)取得和保持的模擬電壓來說，在電壓比較電容元C0上加有(1/2)VCC左右電壓與模擬電壓之間的電壓差，從而使這電壓差作為電荷存儲在電壓比較電容元C0內。在地電壓與模擬電壓之間也有電壓差，從而使這電壓差作為電荷存儲在寄生電容Cpa、Cpb內。
在這樣的狀態下，執行電壓比較操作(III)。開關SWB變成處於接通狀態(「ON」)，而開關SWA變成處於非接通狀態(「OFF」)。一旦從基準電壓端(REF)通過開關SWB提供了基準電壓，存儲在電壓比較電容元C0和寄生電容Cpa、Cpb的電荷按照對所取或保持的模擬電壓的電壓差充電或放電。
在需輸入基準電壓端(REF)的基準電壓的電源為本實施例的電壓源(見圖1)的情況下，對電壓比較電容元C0和寄生電容Cpa、Cpb的充電或放電一直持續到基準電壓端上的端電壓與基準電壓一致，充、放電所需的電荷一直通過基準電壓端(REF)提供。然而，在如圖1所示的結構的情況下，由於需輸入基準電壓端(REF)的電源是電壓保持電容元C11、C12、C13，加基準電壓相當於為電壓保持電容元C11、C12、C13、電壓比較電容元C0和寄生電容Cpa、Cpb之間的電荷分配提供所需的電荷。
在傳統的A/D轉換器(圖10)的情況下，由於加基準電壓，使電壓比較電容元C0兩端中的一端的電壓電平從模擬電壓變為基準電壓。但是，在本實施例(圖1)的情況下，這電壓電平變為所得到的電壓電平，使得存儲在電壓保持電容元C11、C12、C13和電壓比較電容元C0之類內的電荷量按照各元的電容值分配。在電壓比較電容元C0這一端的電壓躍變由於電容耦合而傳送到它的另一端，從而使被偏置到反相門INV的門限電壓((1/2)VCC電壓)的輸入端的電壓電平變動。反相門INV接收到這電壓躍變，就從它的輸出端(OUT)輸出一個電壓比較結果。
也就是說，在所取或保持的模擬電壓的電壓電平高於基準電壓的情況下，輸入端的電壓電平在加了基準電壓時向低電壓方變動。結果，從輸出端(OUT)輸出一個高邏輯電平的電壓比較結果。反之，在所取或保持的模擬電壓的電壓電平低於基準電壓的情況下，輸入端的電壓電平在加了基準電壓時向高電壓方躍變。結果，從輸出端(OUT)輸出一個低邏輯電平的電壓比較結果。
應指出的是，在電壓比較電容元C0的其中一端上的電壓在加了基準電壓時不需要從模擬電壓變到基準電壓。也就是說，由於電壓比較電容元C0的電容耦合，電壓躍變可靠地傳送到輸入端上，使得在它的一端上的電壓可以根據模擬電壓與基準電壓之間的電壓差可靠地向相對反相門INV的門限電壓((1/2)VCC左右電壓)的預定電壓方向躍變。由於在電壓比較操作(III)之前的取操作(I)或保持操作(II)期間輸入端偏置到反相門INV的門限電壓(VCC電壓的(1/2)左右)，因此只要有一點電壓差就足以使反相門INV檢測電壓躍變量。在本實施例中，電壓保持電容元C11、C12、C13的電容值可以設置為很小。
圖4示出了高位比較器控制電路10的一個具體例子。高位比較器控制電路10包括兩個各有一個接收時鐘信號CLK的時鐘信號端(CLK)的D觸發器11和13。D觸發器11的正輸出端(Q)接至D觸發器13的輸入端(D)，而D觸發器13的正輸出端(Q)反饋到D觸發器11的輸入端(D)，從而構成了一個分頻電路。輸出端(Q)輸出的經分頻的信號DC1和時鐘信號CLK輸入NAND門15，從那裡輸出為這兩個信號的合成信號的控制信號1B。此外，控制信號1B由反相門17和19反相後，分別從反相門17和19輸出控制信號1A和1C。
圖5示出了高位比較器控制電路10的工作波形。在由兩個D觸發器11和13構成的分頻電路內，輸出信號DC1的邏輯電平隨時鐘信號的上升邊一起躍變，從而產生一個周期為時鐘信號時鐘的二倍的經分頻的信號。由於時鐘信號CLK與經分頻的信號DC1之間的NAND邏輯，輸出高邏輯電平的控制信號1B，而信號CLK和DC1都處於高邏輯電平。控制信號1A和1C作為控制信號1B的反相信號輸出。控制信號1A、1B、1C分別控制高位比較器COMP11、12、13的控制開關SWA、SWB、SWC(見圖2)，在高邏輯電平狀況下將這些開關設置為接通狀態(「ON」)。因此，每個控制信號(1A，1B，1C)的邏輯電平示出了取操作(I)期間的狀態(高電平，低電平，高電平)和在電壓比較操作(III)期間的狀態(低電平，高電平，低電平)。高位比較器COMP11、12、13在(1/2)時鐘周期狀態(I)和隨後的(3/2)時鐘周期狀態下受到控制。
圖6示出了低位比較器控制電路20的一個具體例子。不同於高位比較器控制電路10，低位比較器控制電路20包括一個有經分頻的信號DC2和時鐘信號CLK輸入的NOR門21，控制信號2B從NOR門21輸出。此外，控制信號2A和2C分別從反相門17和19輸出。
圖7示出了低位比較器控制電路20的工作波形。與控制信號1A和1C類似，控制信號2A和2C作為邏輯信號輸出。由於控制信號2B是NOR門21的輸出信號，因此在時鐘信號CLK和經分頻的信號DC2處於低邏輯電平時輸出高邏輯電平的控制信號2B。在低位比較器COMP21、22、23具有如圖2所示的電路結構的情況下，控制信號2A、2B、2C控制開關SWA、SWB、SWC，在高邏輯電平狀況下使這些開關處於接通狀態(「ON」)。
在圖7中，低位比較器COMP21、22、23在(1/2)時鐘周期狀態(I)、(2/2)時鐘周期狀態(III)下受到控制。
圖8示出了圖1的A/D轉換器的工作波形。與圖11的傳統的A/D轉換器的情況類似，比較器在時鐘信號CLK的同步下進行操作。一個(1/2)時鐘周期相應於一個單位時步。在這裡，以時步①至⑤作為一個單位進行A/D轉換操作。對於高位比較器COMP1x和低位比較器COMP2x的在(I)、(II)和(III)期間的工作狀態類似於這情況或現有技術。
在針對圖1的本實施例的A/D轉換器中，第一開關SW11A、SW12A、SW13A在時步①-②設置為接通狀態，執行取操作(I)，將模擬輸入電壓VAIN取至高位比較器COMP1x和低位比較器COMP2x。因此，高位基準電壓VN1、VN2和VN3分別加到電壓保持電容元C11、C12和C13上。圖8示出了在上一操作周期模擬輸入電壓VAIN為等於或高於高位基準電壓VN2而低於高位基準電壓VN1的電壓電平VN1X的情況。也就是說，所存儲的電荷由於上一操作周期的電壓比較操作(III)中的電荷分配而減少，而由由提供給電壓保持電容元C11的電荷保持的電壓值已從高位基準電壓VN1的一個設定值下降。結果，端電壓VC11的電壓電平恢復到設定值VN1。由於補充的電荷從端(RH)通過鏈式電阻元陣列提供給電壓保持電容元C11，電流短暫地流入鏈式電阻元陣列，導至分壓端(N1)。結果，基準電壓的電平在這電流流動期間短暫地降低。
圖8示出了對於低位電壓VN01出現這種現象的情況，作為一個例子。由於高位比較器COMP11的基準電壓端(REF)在電壓比較操作(III)期間不充、放電到高位基準電壓VN1，因此電壓保持電容元C11的電容值可以很小。此外，由於需充的電荷量很少，電壓波動的峰值V1可以很小。因此，在時步①-②期間電壓保持電容元C11可以得到完全充電。也就是說，在時步①-②期間可以完全從由於補充電荷而引起的鏈式電阻元陣列的低位基準電壓VN01的電壓波動中恢復過來。
在時步②-③期間，高位比較器COMP11轉為比較狀態(操作(III))。在本實施例中，按照由於在充到模擬輸入電壓VAIN的電壓比較電容元C0等與電壓電平充到高位基準電壓VN1的電壓保持電容元C11之間的電荷分配引起的電壓躍變，執行電壓比較操作。因此，不需要將高位比較器COMP11的基準電壓端(REF)的電壓電平充、放電到高位基準電壓VN1。因此，從高位比較器COMP11的基準電壓端(REF)流出的電流是相當小的峰值電流I1。峰值電流I1小於現有技術的峰值電流I100(圖11)，從而能避免在時步②-③期間流出電流。
應指出的是，由於電壓比較操作(III)的電荷分配，電壓保持電容元C11的端電壓VC11的電壓電平高於作為設定值的高位基準電壓，與從高位基準電壓VN1上升的電壓值相應的多餘電荷在時間⑤後(下一個操作周期)放掉。在這個階段的峰值電壓波動量V1也是一個很小的值。因此，電壓波動可以在時步②-③內清除。
在現有技術中，高位基準電壓VN1、VN2和VN3是在時步②-③期間由鏈式電阻元陣列提供的。但是，在本實施例中，高位基準電壓VN1、VN2和VN3可以在時步②-③之前的時步①-②期間由鏈式電阻元陣列提供，因為其中配置了電壓保持電容元C11、C12和C13。此外，在現有技術中，在需提供高位基準電壓VN1、VN2和VN3時，需要提供電荷，直到基準電壓端(REF)上的電壓電平被充、放電到高位基準電壓VN1、VN2和VN3。但是，在本實施例中，由於設置了電壓保持電容元C11、C12和C13，可以補足與由於電荷分配而引起的電壓波動相應的電荷量。也就是說，在低位比較器COMP21、COMP22和COMP23進行電壓比較操作的時步④-⑤期間或者在電壓比較操作之前執行轉接開關組SW1、SW2、SW3和SW4的選擇的時步③-④期間在鏈式電阻元陣列上的基準電壓的電壓波動決不會保留下來。因此，可以精確地執行低位比較器COMP21、COMP22和COMP23的電壓比較。
雖然在圖8中沒有示出，高位比較器COMP12和COMP13以與高位比較器COMP11相同的方式執行比較操作。當然，電壓保持電容元C12和C13上的端電壓、高位比較器COMP12和COMP13的基準電壓端(REF)的流出電流以及低位基準電壓VN02和VN03的低位基準電壓的電壓波動等的情況與上述相同。
圖9示出了圖1的A/D轉換器的變換表。模擬輸入電壓VAIN由鏈式電阻元陣列分成16個電壓範圍，而這16個電壓範圍由高位比較器COMP1x粗分成4個電壓範圍。高位比較器COMP1x的輸出信號O11、O12以及O13編碼後，產生高位2比特數字碼。同時，對開關控制信號S1至S4進行控制。根據開關控制信號S1至S4，選擇轉接開關組SW1至SW4中的一個轉接開關組，在每個低位比較器COMP2x內執行電壓比較操作。從而，將經4分的模擬輸入電壓VAIN進一步4分。低位比較器COMP2x的輸出信號O21、O22和O23編碼後，產生低位2比特數字碼。
如上所述，在本發明的串並聯A/D轉換器中，高位基準電壓VN1、VN2和VN3分別從電阻元陣列的作為高位分壓端的分壓端N1、N2和N3加到電壓保持電容元C11、C12和C13上。在分壓端N1、N2和N3與電壓保持電容元C11、C12和C13電隔離後，電壓保持電容元C11、C12和C13繼續保持高位基準電壓VN1、VN2和VN3，而需提供給作為高位比特鑑別電壓比較器的高位比較器COMP11、COMP12和COMP13的高位基準電壓VN1、VN2和VN3由電壓保持電容元C11、C12和C13提供。因此，在高位基準電壓VN1、VN2和VN3提供給高位比較器COMP11、COMP12和COMP13時，鏈式電阻元陣列的分壓端N1、N2和N3上不會有電壓波動。在以後執行的對最低位的A/D轉換時，電壓波動不會保留在低位基準電壓內。因此，高位比特A/D轉換的影響可以在低位比特A/D轉換前消除。
此外，不必考慮鏈式電阻元陣列的分壓端N1、N2和N3上的高位基準電壓VN1、VN2和VN3由於高位比特的A/D轉換操作引起的電壓波動的釋放復原時間。因此，不必在高位比特的A/D轉換與低位比特的A/D轉換之間設置不必要的釋放復原時間，從而可以實現A/D轉換器電路的高速操作。
此外，可以提供沒有在高位基準電壓VN1、VN2和VN3分別從分壓端N1、N2和N3加到電壓保持電容元C11、C12和C13上時出現的在分壓端N1、N2和N3上的電壓波動的影響的低位基準電壓。
此外，在低位比特電壓A/D轉換時，可以消除由於高位比特A/D轉換引起的電壓波動的影響。因此，可以將在低位比特A/D轉換期間的低位基準電壓的電壓電平設定為沒有電壓波動的合格設定值。
此外，將高位基準電壓VN1、VN2和VN3分別加到電壓保持電容元C11、C12和C13上的操作可以暫時離開低位比特A/D轉換執行。因此，由於將高位基準電壓VN1、VN2和VN3加到電壓保持電容元C11、C12和C13上的操作而引起的鏈式電阻元陣列的分壓端N1、N2和N3上的電壓波動的影響決不會留到低位比特A/D轉換開始。
此外，不必佔用專用時間將高位基準電壓VN1、VN2和VN3分別加到電壓保持電容元C11、C12和C13上。因此，高位比特的A/D轉換的時間不要多長。從而，這種結構照這樣不需要為在分壓端N1、N2和N3上由高位比特A/D轉換引起的高位基準電壓VN1、VN2和VN3的電壓波動設置釋放復原時間。此外，還可以實現高速A/D轉換操作。
此外，本實施例的斬波器型比較器可以在電壓比較電容元C0一端的電壓躍變的寬度到達等於或高於一個預定電壓值時執行電壓比較操作。這個預定電壓值可以是一個很小的電壓值，因為反相門INV可以檢測這個電壓。因此，在為比較操作提供高位基準電壓VN1、VN2和VN3時，不需要將電壓比較電容元C0一端的電壓充、放電到高位基準電壓VN1、VN2和VN3的電平。代之，電壓保持電容元C11、C12和C13可以具有大到足以使電壓比較電容元C0與電壓保持電容元C11、C12和C13之間的電荷分配引起這個預定電壓值的電壓躍變的電容值。與將電壓比較電容元C0一端的電壓充、放電到高位基準電壓VN1、VN2和VN3的電平的情況相比，消耗在電壓保持電容元C11 C12和C13上的電荷量可以是很少的。也就是說，在為電壓保持電容元C11、C12和C13提供高位基準電壓VN1、VN2和VN3時，電流消耗很少，所以在很短的時間內就可以提供高位基準電壓。因此，可以實現小電流消耗的高速A/D轉換操作。
此外，第一開關SW11A、SW12A、SW13A和第二開關SW11B、SW12B、SW13B的接通性是受控制的。因此，高位基準電壓VN1、VN2和VN3可以分別提供給電壓保持電容元C11、C12和C13和提供給高位比較器COMP11、COMP12和COMP13。根據供高位比較器COMP11、COMP12和COMP13的A/D轉換操作用的控制信號1C、1B，可以控制電壓保持電容元C11、C12和C13的接通性。
此外，在高位比特A/D轉換操作的電壓比較之前，高位基準電壓VN1、VN2和VN3提供給電壓保持電容元C11、C12和C13，同時在鏈式電阻元陣列產生高位比特和低位比特的A/D轉換操作所需的高位和低位基準電壓。因此，在高位基準電壓VN1、VN2和VN3可以與低位比特的A/D轉換操作異步加到這些電壓保持電容元時，電流流過鏈式電阻元陣列。因此，低位基準電壓的電壓波動不會持續到低位比特的A/D轉換。
本發明並不局限於上面所說明的實施例，當然可以在本發明的範圍和精神內以各種方式加以改善或修改。
例如，本實施例說明的是電壓保持電容元C11、C12和C13的基準端接至地電壓的情況。然而，基準端可以接至提供最大基準電壓VRH的接線端(RH)、提供最小基準電壓VRL的接線端(RL)或A/D轉換器的電源電壓VCC。
此外，本實施例說明的是串並聯A/D轉換器的情況。然而，A/D轉換器的類型並不局限於串並聯型。本發明的這些觀點當然可應用於其他類型的A/D轉換器。在這種情況下，鏈式電阻元陣列產生的基準電壓首先對電壓保持電容元充電。然後，使鏈式電阻元陣列與電壓保持電容元電隔離，再用比較器執行電壓比較。因此，由於電壓比較而引起的影響不會傳播到鏈式電阻元陣列。
在本發明的A/D轉換器電路中，由於高位比較器的比較操作而引起的基準電壓的暫態波動不會保留到低位比較器開始比較操作。因此，在開始電壓比較操作時低位基準電壓並不波動。由於不需要在低位比較器的比較操作前等待基準電壓的電壓波動平靜下來，因此可以實現A/D轉換器電路的高速操作。
權利要求
1.一種A/D轉換器電路，所述A/D轉換器電路包括一個或多個執行A/D轉換的電壓比較器；以及一個電阻元陣列，用來為接在這個電阻元陣列的各個分壓端上的相應電壓比較器產生各自的基準電壓；其中，所述A/D轉換器電路還包括基準電壓保持部分，用來保持各分壓端提供的相應基準電壓，並且在每個分壓端與相應基準電壓保持部分電隔離後為相應電壓比較器提供所保持的相應基準電壓。
2.一種A/D轉換器電路，所述A/D轉換器電路包括一個或多個高位比特鑑別電壓比較器，用來在低位比特A/D轉換之前執行高位比特A/D轉換；以及一個電阻元陣列，用來在每個高位分壓端產生供每個高位比特A/D轉換用的每個高位基準電壓和在每個低位分壓端產生供每個低位比特A/D轉換用的每個低位基準電壓，所述電阻元陣列接在高壓側基準電壓與低壓側基準電壓之間；其中，所述A/D轉換器電路還包括每個基準電壓保持部分，用來保持每個高位分壓端提供的每個高位基準電壓和在每個高位分壓端與每個基準電壓保持部分電隔離後向每個高位比特鑑別電壓比較器提供所保持的每個高位基準電壓。
3.一種按照權利要求2所述的A/D轉換器電路，其中從高位分壓端向基準電壓保持部分提供高位基準電壓和從低位分壓端向基準電壓保持部分提供低位基準電壓以不同的定時執行。
4.一種按照權利要求2所述的A/D轉換器電路，其中從高位分壓端向基準電壓保持部分提供高位基準電壓在從低位分壓端開始向基準電壓保持部分提供低位基準電壓前結束。
5.一種按照權利要求2所述的A/D轉換器電路，其中從高位分壓端向基準電壓保持部分提供高位基準電壓與將輸入電壓取至高位比特鑑別電壓比較器同時執行。
6.一種按照權利要求5所述的A/D轉換器電路，其中高位比特鑑別電壓比較器是包括一個電壓比較電容元的斬波器型電壓比較器，電壓比較操作以首先將輸入電壓取至電壓比較電容元的一端、再將高位基準電壓取至電壓比較電容元的另一端、最後對這兩種電壓進行比較的方式執行。
7.一種按照權利要求6所述的A/D轉換器電路，其中基準電壓保持部分包括一個電壓保持電容元，電壓比較操作通過檢測從在電壓比較電容元的一端的輸入電壓電平的電壓躍變來執行，該電壓躍變在將高位基準電壓取至高位比特鑑別電壓比較器並且電荷在電壓比較電容元和電壓保持電容元之間重新分配時出現。
8.一種按照權利要求2所述的A/D轉換器電路，其中基準電壓保持部分包括一個電壓保持電容元，所述A/D轉換器電路還包括一個控制電壓保持電容元與高位分壓端之間的連接的第一開關部分和一個控制電壓保持電容元與高位比特鑑別電壓比較器之間的連接的第二開關部分。
9.一種按照權利要求2所述的A/D轉換器電路，其中電阻元陣列是一個響應於在A/D轉換之後獲得的輸出比特數分壓的鏈式電阻元陣列，在構成鏈式電阻元陣列的電阻元之間的分壓端被排列成用於每隔被設置為低位分壓端的預定個分壓端的高位分壓端，並且在向基準電壓保持部分提供高位基準電壓時通過鏈式電阻元陣列提供電流。
10.一種按照權利要求8所述的A/D轉換器電路，其中第一開關部分的連接控制和第二開關部分的連接控制以不同的定時執行。
11.一種按照權利要求8所述的A/D轉換器電路，其中第一開關部分的連接在從低位分壓端開始向基準電壓保持部分提供低位基準電壓前結束。
12.一種按照權利要求8所述的A/D轉換器電路，其中第一開關部分的連接與將輸入電壓取至高位比特鑑別電壓比較器同時執行。
13.一種按照權利要求8所述的A/D轉換器電路，其中電阻元陣列是一個響應於在A/D轉換之後獲得的輸出比特數分壓的鏈式電阻元陣列，在構成鏈式電阻元陣列的電阻元之間的分壓端被排列成用於每隔被設置為低位分壓端的預定個分壓端的高位分壓端，並且在向基準電壓保持部分提供高位基準電壓時通過鏈式電阻元陣列提供電流。
全文摘要
本發明提供了一種能高速操作而沒有由於高位比較器的比較操作而引起的、影響低位比較器電壓比較的基準電壓的電壓電平的基準電壓波動的A/D轉換器電路。第一開關(SW11A、SW12A、SW13A)和第二開關(SW11B、SW12B、SW13B)分別設置在高位比較器(COMP 11、12、13)的基準電壓端(REF)與鏈式電阻元陣列的分壓端(N1)、(N2)、(N3)之間。電壓保持電容元(C11、C12、C13)接在第一開關與第二開關之間。在取輸入電壓VAIN時，第一開關接通，從而將高位基準電壓(VN1、VN2、VN3)取至電壓保持電容元。然後，第一開關斷開而第二開關接通，從而向高位比較器提供高位基準電壓，進行電壓比較操作。
文檔編號H03M1/14GK1449118SQ02150269
公開日2003年10月15日 申請日期2002年11月7日 優先權日2002年3月29日
發明者鈴木久雄 申請人:富士通株式會社