延遲電路、強電介質存儲裝置及電子設備的製作方法
2023-05-26 21:50:46 1
專利名稱：延遲電路、強電介質存儲裝置及電子設備的製作方法
技術領域：
本發明涉及有強電介質電容器的延遲電路。
背景技術：
作為以往的延遲電路，有如特開平9-259590號公報(專利文獻1)所公開的電路。在上述專利文獻1中公開的以往的延遲電路，通過在信號的傳播路徑上將強電介質電容器作為電容而進行連接，使該信號延遲。
專利文獻1特開平9-259590號公報然而，以往的延遲電路，產生了由於製造工藝的偏差導致延遲時間的偏差很大的問題。例如，附加有電容的路徑的電位，通過超過該路徑所連接的下一段電路的電晶體的閾值電壓為止的時間來確定延遲時間，然而，電晶體的閾值電壓，由於製造工藝的偏差而變化很大，從而就產生了延遲時間的偏差。
而且，如果將以往的延遲電路用於強電介質存儲裝置等，就會產生由於延遲時間的偏差而使動作時間發生偏離，從而產生誤操作的問題。
發明內容
本發明的目的是，提供一種能夠解決上述課題的延遲電路、強電介質存儲裝置以及電子設備。本目的通過本發明的技術方案和具體實施例來實現。
為了達到上述目的，根據本發明的方式1，提供一種延遲電路，是生成使輸入信號延遲而成的輸出信號的延遲電路，其特徵在於，具備具有一端及另一端的強電介質電容器；根據上述輸入信號的電位，通過在上述一端與上述另一端之間產生電位差，使上述強電介質電容器的極性顛倒的裝置；根據因上述強電介質電容器的極性顛倒而引起的上述另一端的電位變化，延遲上述輸入信號，從而生成上述輸出信號的生成裝置。
在該構成中，輸入信號根據強電介質電容器兩端的電位差超過該強電介質電容器極性顛倒的電位差為止的時間而延遲。即，如果在強電介質電容器的一端與另一端之間施加使該強電介質電容器產生極性顛倒的電位差，通過該極性顛倒就會產生電荷。然後，通過從輸入信號的電位變化延遲規定的時間而產生該電荷，在強電介質電容器的另一端，例如產生超過下一段邏輯電路的閾值電壓的電壓。由此，就能夠使輸入信號按規定的時間延遲。
在這裡，輸入信號的延遲時間，由構成強電介質電容器的強電介質材料的極性顛倒特性而定。因此，根據該構成，即使在由於製造工藝的偏差而使閾值電壓發生變化的情況下，也可以幾乎不受該偏差的影響而設定延遲時間，所以能夠提供延遲時間穩定的延遲電路。
另外，根據該構成，由於根據強電介質電容器的極性顛倒而設定延遲時間，所以即使是該強電介質電容器的面積很小，也能夠設定長的延遲時間。因此，能夠提供面積很小的延遲電路。另外，根據該構成，還能夠提供電流消耗少的延遲電路。
另外，優選該延遲電路，還具備可以與上述強電介質電容器的上述另一端電連接地構成的電容裝置。根據該構成，由於在強電介質電容器之外，還可以通過電容裝置控制延遲時間，所以能夠更加精確地控制延遲時間。
另外，優選該延遲電路，還具備根據上述輸入信號的電位，對是否將上述電容裝置電連接到上述強電介質電容器的上述另一端而進行切換的切換裝置。根據該構成，可以使附加在強電介質電容器的另一端的電容可變。因此，當使強電介質電容器的極性顛倒時，即，開始讀取寫入強電介質電容器的數據時，可以高效地清除強電介質電容器內積蓄的電荷。另外，當使強電介質電容器的極性顛倒時，即，向強電介質電容器再次寫入數據時，能夠縮短顛倒極性的時間。
另外，優選該延遲電路，還具備在上述切換裝置不向上述強電介質電容器的另一端電連接上述電容裝置時，對上述電容裝置進行放電的裝置。根據該構成，電容裝置在該電容裝置從強電介質電容器的另一端電切斷期間進行放電，所以在延遲電路進行規定的延遲動作之後，能夠使進行再延遲動作的初始化動作(復位動作)高速地進行。
另外，優選該延遲電路，還具備生成規定電壓的電壓源；設置在上述強電介質電容器的上述一端與上述電壓源之間的電阻裝置。在這種情況下，優選該延遲電路，還具備將上述強電介質電容器的上述一端切換為通過上述電阻裝置與上述電壓源進行電連接、或者接地的裝置。而且，優選上述電阻裝置可調整電阻值地構成。
根據該構成，對應於電阻裝置的電阻值，強電介質電容器的極性顛倒的時機是變化的。因此，通過控制電阻裝置的電阻值，就能夠控制輸入信號的延遲時間。另外，作為調整電阻值的方法，例如，是使用雷射微調、採用強電介質電容器的程序電路、快閃記憶體等非易失性存儲器等方法。另外，該延遲電路，也可以取代該電阻裝置，而採用由MOS電晶體而構成的恆流電路。
另外，優選該延遲電路還具備生成使上述輸入信號延遲而成的延遲信號的裝置；根據上述延遲信號的電位，控制上述強電介質電容器的上述另一端的電位，從而使上述強電介質電容器的極性再次顛倒的裝置。
根據該構成，不需要使強電介質電容器的極性再次進行顛倒、即為了把從強電介質電容器讀出的數據再次寫入的複雜電路。因此，能夠使延遲電路的結構簡單化。
根據本發明的方式2，提供一種以配備有上述延遲電路為特徵的半導體裝置。在這裡，所謂的半導體裝置，一般是指配備有本發明的延遲電路、由半導體構成的裝置，對其結構沒有特別的限制，例如，包括配備有上述延遲電路的強電介質存儲裝置、DRAM、快閃記憶體等存儲裝置等需要信號延遲的所有裝置。
根據本發明的實施方式3，提供一種以配備有上述半導體裝置為特徵的電子設備。在這裡，所謂電子設備，一般是指配備有本發明的半導體裝置、具有一定功能的設備，對其構成沒有特別的限制，例如，包括配備有上述半導體裝置的普通電腦裝置、手機、PHS、PDA、電子筆記本、IC卡等需要RAM或ROM的所有裝置。
圖1是表示本發明的一個實施方式的強電介質存儲裝置100的功能模塊圖。
圖2是表示延遲電路150的一個例子的電路圖。
圖3是表示延遲電路150的動作的時間圖。
圖中100-強電介質存儲裝置，110-電容陣列，120-讀出放大電路，130-寫入電路，140-閂鎖電路，150-延遲電路，160-強電介質電容器，200-第一電位控制部，204-電阻器，300-第二電位控制部，400-第二電位控制部，420-延遲部，500-切換部，506-傳輸門，IN-輸入信號，OUT-輸出信號，Vc-耐電壓，VCC-驅動電壓，Vt-閾值電壓。
具體實施例方式
下面，參照圖紙，通過發明的實施方式對本發明進行說明，不過，本發明的保護範圍不限定於以下的實施方式，而且，在實施方式中所說明的特徵組合不一定都是在發明的解決手段中所必須的。
圖1是表示本發明的一個實施方式的強電介質存儲裝置100的功能模塊圖。強電介質存儲裝置100具有電容陣列110、讀出放大電路120、寫入電路130、閂鎖電路140、延遲電路150。電容陣列110，具有陣列狀配置的多個強電介質電容器。
讀出放大電路120，根據互相是互補關係的第1位線BL及/或第2的位線/BL的電位，判斷寫入強電介質電容器的數據。讀出放大電路120，優選為電流反射鏡型或電流檢測型的讀出放大電路。寫入電路130，根據從互相處於互補關係的第1數據線DATA及第2數據線/DATA得到的數據，向強電介質電容器寫入規定的數據。閂鎖電路140，將讀出放大電路120的輸出數據閂鎖，並向第1數據線DATA及第2數據線/DATA輸出。
延遲電路150，作為輸入而接收輸入信號，並生成將該輸入信號按規定時間延遲而成的輸出信號，供給讀出放大電路120、寫入電路130、及閂鎖電路140。具體來說，延遲電路150，將該輸出信號作為控制讀出放大電路120的驅動的可讀出放大信號供給讀出放大電路120。
讀出放大電路120，根據該可讀出放大信號的邏輯值的變化，開始及/或結束向強電介質電容器寫入數據的判斷。由此，因為通過採用強電介質電容器的延遲電路控制讀出放大電路的動作時間，所以能夠設定對應於強電介質電容器的特性的讀出放大電路的動作時間。因此，能夠在降低讀出放大電路的功耗的同時，也能夠減低電源噪聲。
另外，延遲電路150，將該輸出信號作為控制寫入電路130的動作時間的允許寫入信號供給寫入電路130。寫入電路130，根據允許寫入信號的邏輯值的變化，向強電介質電容器開始寫入數據。
另外，延遲電路150，將該輸出信號作為控制閂鎖電路140的動作時間的數據閂鎖信號供給閂鎖電路140。閂鎖電路140，根據數據閂鎖信號邏輯值的變化，將讀出放大電路120輸出的輸出數據閂鎖。
在本實施方式中，讀出放大電路120、寫入電路130以及閂鎖電路140，根據從延遲電路150輸出的輸出信號，控制該電路的動作，不過，在其他形態中，也可以讀出放大電路120、寫入電路130以及閂鎖電路140，除了延遲電路150的輸出信號以外，還作為輸入而分別接收控制讀出放大電路120、寫入電路130以及閂鎖電路140的動作的控制信號，並根據該控制信號，對是否分別進行向強電介質電容器寫入數據的判斷、向強電介質電容器的數據的寫入、以及讀出放大電路120輸出的輸出數據的閂鎖進行控制。
圖2是表示延遲電路150的一個例子的電路圖。延遲電路150，具有強電介質電容器160、控制強電介質電容器160的一端(e點)的電位的第一電位控制部200、控制強電介質電容器160的另一端(d點)的電位的第二電位控制部300及第3電位控制部400、對通過第二電位控制部300或第3電位控制部400中的哪一個來控制強電介質電容器160的另一端的電位進行切換的切換部500、作為生成輸出信號的裝置的一個例子的NAND電路170。
第一電位控制部200，根據輸入信號IN的電位，控制強電介質電容器160的一端的電位。在本實施方式中，輸入信號IN是在其電位比規定電位高時顯示H值，在比該規定電位低時顯示L值的數位訊號。在下面的例子中，所謂L值表示信號電位為0V、所謂H值表示信號電位為VCC，即，表示延遲電路150的驅動電壓。
第一電位控制部200，具有反相器202、作為電阻裝置的一個例子的電阻204、p型MOS電晶體206、n型MOS電晶體208而構成。反相器202，接收輸入信號IN，使該輸入信號IN的邏輯值反轉，並供給p型MOS電晶體206及n型MOS電晶體208的柵極。電阻204，設置在生成規定電壓的電壓源與p型MOS電晶體206之間。即，電阻204，將該規定電壓降低並供給p型MOS電晶體206的源極或漏極。
p型MOS電晶體206，將漏極或源極與n型MOS電晶體208的源極或漏極電連接。並且，n型MOS電晶體208的漏極或源極接地。而且，p型MOS電晶體206及n型MOS電晶體208，根據向這些門供給的信號的邏輯值(電位)，控制強電介質電容器160的一端的電位。
第二電位控制部300及第3電位控制部400，根據輸入信號IN的電位，控制強電介質電容器160的另一端的電位。然後，第一電位控制部200、與第二電位控制部300及第3電位控制部400，根據輸入信號IN的電位，控制強電介質電容器160的一端及另一端的電位，從而控制強電介質電容器160的極性狀態。由此，能夠提高強電介質電容器的可靠性。
具體來說，第二電位控制部300，為了使強電介質電容器160的極性顛倒，根據輸入信號IN的電位，控制強電介質電容器160的另一端的電位。另外，第3電位控制部300，為了使強電介質電容器160的極性再次顛倒，即，為了使強電介質電容器160的極性狀態返回到第二電位控制部300顛倒前的狀態，控制強電介質電容器160的另一端的電位。下面針對第二電位控制部300及第3電位控制部400的構成進行說明。
第二電位控制部300，具有n型MOS電晶體302及304而構成。n型MOS電晶體302，是將柵極作為一端，並且，將源極及漏極作為另一端的電容裝置的一個例子。即，以將源極及漏極短路的狀態接地，通過切換部500，將柵極與強電介質電容器160的另一端可電連接地構成。而且，n型MOS電晶體302，根據柵極的電位來積蓄電荷。取代n型MOS電晶體302而使用PMOS，也可將源極及漏極連接到電源。在這種情況下，由於從強電介質160取出的電荷，d點及f點的電位開始從f點的0V(接地電位)上升，直到成為VCC-Vthp為止，一直在PMOS上形成溝道，因此與使用NMOS的情況相比，能夠更適於作為常強電介質使用。因此，在使用PMOS的延遲電路中，就產生了延遲時間不易受到Tr的工藝偏差的影響的新優點。
n型MOS電晶體304，將源極或漏極的一方與n型MOS電晶體302的柵極進行電連接，另一方接地。另外，n型MOS電晶體304的柵極，與切換部500進行電連接，並根據輸入信號IN的電位，進行導通或非導通的切換。即，n型MOS電晶體304，根據輸入信號IN的電位，進行將作為電容裝置的一個例子的n型MOS電晶體302的柵極接地與否的切換。
第3電位控制部400，通過生成延遲輸入信號IN而成的延遲信號，控制強電介質電容器160的另一端的電位。在這裡，延遲信號包括將輸入信號IN整體延遲而成的信號、將輸入信號IN的至少1個邊緣延遲而成的信號、以及將這些信號的波形整形而成的信號。
第3電位控制部400，具有反相器402、404及406、NAND電路408、延遲部420而構成。反相器402，生成將輸入信號IN的邏輯值反轉而成的反轉輸入信號，並供給NAND電路408及延遲部420。延遲部420，使反轉輸入信號以規定的時間延遲。延遲部420，例如是在反轉輸入信號傳輸的信號路徑上具有將緩衝器等延遲元件縱向連接的延遲電路、或與該信號路徑連接的電容裝置的延遲電路等。另外，延遲部420，也可以是本實施方式的延遲電路150。
反相器404，生成將通過延遲部420延遲的反轉輸入信號再次反相的信號。NAND電路408，生成取得了該信號與反轉輸入信號的否定邏輯積的信號，並供給反相器406。反相器406，將把該邏輯信號的邏輯值反轉而成的信號作為延遲信號供給切換部500。即，在本實施方式中，第3電位控制部400，將取得了反轉輸入信號與延遲而成的輸入信號的邏輯積的信號作為延遲信號供給切換部500。
切換部500，根據輸入信號IN的電位，來切換是由第二電位控制部300還是由第3電位控制部400來對強電介質電容器160的另一端的電位進行控制。在本實施方式中，切換部500，根據輸入信號IN的電位，通過對將強電介質電容器160的另一端連接到作為電容裝置的一個例子的n型MOS電晶體302的柵極、還是連接到第3電位控制部400的輸出進行切換，來控制該另一端的電位。
切換部500，具有反相器502及504、傳輸門506、n型MOS電晶體508而構成。反相器502，生成將輸入信號IN的邏輯值反轉的反轉輸入信號，並供給構成傳輸門506的n型MOS電晶體的柵極、反相器504、以及n型MOS電晶體304的柵極。
傳輸門506，具有源極及漏極互相電連接的n型MOS電晶體及p型MOS電晶體而構成。傳輸門506的源極或漏極中的一方，與第3電位控制部400的輸出電連接，另一方與強電介質電容器160的另一端電連接。另外，向該n型MOS電晶體的柵極，供給反相器502生成的反轉輸入信號，向該p型MOS電晶體的柵極供給輸入信號IN。即，傳輸門506，根據輸入信號IN的電位，對是否將第3電位控制部400電連接到強電介質電容器160的另一端進行切換。在本實施方式中，傳輸門506，在輸入信號IN的邏輯值為H值時，切斷第3電位控制部400與強電介質電容器160的另一端的電連接，為L值時，將第3電位控制部400與強電介質電容器160的另一端進行電連接。
反相器504，將反轉輸入信號的邏輯值再次反轉並供給n型MOS電晶體508的柵極。n型MOS電晶體508，將源極或漏極中的一方電連接到強電介質電容器160的另一端，而將另一方電連接到n型MOS電晶體302的柵極及n型MOS電晶體304的源極或漏極中的一方。
當輸入信號IN的邏輯值作為H值時，向n型MOS電晶體508的柵極供給的信號的邏輯值成為H值，向n型MOS電晶體304的柵極供給的反轉輸入信號的邏輯值成為L值。因此，n型MOS電晶體508成為導通，n型MOS電晶體304成為非導通。另外，由於輸入信號IN的邏輯值作為H值時，傳輸門506也成為非導通，所以強電介質電容器160的另一端與n型MOS電晶體302的柵極電連接。
另一方面，當輸入信號IN的邏輯值作為L值時，向n型MOS電晶體508的柵極供給的信號的邏輯值成為L值，向n型MOS電晶體304的柵極供給的反轉輸入信號的邏輯值成為H值。因此，n型MOS電晶體508成為非導通，n型MOS電晶體304成為導通，所以第二電位控制部300，在從強電介質電容器160的另一端進行電斷開的同時，n型MOS電晶體302的柵極接地，即，進行放電。
即，在本實施方式的延遲電路150中，在輸入信號IN的邏輯值為H值時與為L值時，使附加在強電介質電容器160的另一端的電容發生變化。
圖3是表示延遲電路150的動作的時間圖。參照圖2及圖3，作為輸入信號IN，對輸入具有規定時間寬度的脈衝時的延遲電路150的動作進行說明。另外，在初始狀態中，強電介質電容器160的一端的電位比另一端高，通過使強電介質電容器160極化，而使之處於向強電介質電容器160寫入數據的狀態。
另外，在初始狀態中，由於輸入信號IN的邏輯值是L值，第一電位控制部200的輸出成為0V，所以強電介質電容器160的一端，即，e點電位也成為0V。另外，傳輸門506導通，n型MOS電晶體508成為非導通，所以強電介質電容器160的另一端、即d點的電位，成為與第3電位控制部400的輸出、即c點的電位相同的電位0V。由於NAND電路170，輸出對輸入信號IN的邏輯值和d點的邏輯值(電位)的與非邏輯值，所以作為反相器172的輸出的輸出信號OUT，在初期狀態中是L值。另外，由於在初期狀態中，輸入信號IN的邏輯值是L值，所以n型MOS電晶體304導通，n型MOS電晶體302的柵極放電。
然後，如果輸入信號IN的邏輯值從L值向H值變化，則在切換部500中，傳輸門506及n型MOS電晶體304成為非導通，另外，n型MOS電晶體508導通。因此，d點與n型MOS電晶體302的柵極電連接。即，由於d點成為漂浮狀態，所以d點的電位保持0V不動。另一方面，輸入信號IN的邏輯值如果從L值向H值變化，則在第一電位控制部200中，p型MOS電晶體206導通，而n型MOS電晶體208成為非導通，因此對應於電阻204的電阻值，e點的電位逐漸上升。在本實施方式中，電阻204，由於其電阻值是可調的，所以通過調整電阻值能夠控制e點電位的上升速度。
e點的電位開始上升之後，經過對應於電阻204的電阻值的規定時間後，e點的電位就超過強電介質電容器160的耐電壓Vc。e點的電位超過耐電壓Vc後，強電介質電容器160的極性就進行顛倒，通過由此產生的電荷，而使d點的電位上升。在本實施方式中，由於d點與作為電容裝置的n型MOS電晶體302的柵極電連接，所以d點的電位，對應於n型MOS電晶體302的電容而逐漸上升。
當d點的電位超過構成NAND電路170的n型MOS電晶體及/或p型MOS電晶體的閾值電壓Vt後，NAND電路170的輸出就從H值變化為L值。即，d點的電位超過該閾值電壓Vt後，輸出信號OUT的邏輯值，就從L值變化為H值。由此，構成輸出信號OUT的脈衝的上升邊緣，比構成輸入信號IN的脈衝的上升邊緣還要延遲規定時間。而且，當輸入信號IN的邏輯值從H值變化為L值後，NAND電路170的輸出就成為H值，所以輸出信號OUT的邏輯值成為L值。
然後，當輸入信號IN的邏輯值從H值變化為L值後，在第一電位控制部200中，p型MOS電晶體206就成為非導通，另外，由於n型MOS電晶體208導通，因此e點的電位就成為0V。另外，當輸入信號IN的邏輯值從H值變化為L值後，在切換部500中，傳輸門506就導通，n型MOS電晶體508就成為非導通，所以d點的電位也成為與c點的電位大體相等的電位，即成為0V。另外，n型MOS電晶體508變成非導通，而n型MOS電晶體304導通，所以n型MOS電晶體302內積蓄的電荷放電。
另一方面，在傳輸門506導通後，傳播b點的反轉輸入信號的邏輯值成為H值，並且，傳播a點的信號相對於輸入信號IN(及反轉輸入信號)進行延遲，所以a點的邏輯值，在輸入信號IN的邏輯值從H值變為L值後，也在規定時間保持H值不變。因此，c點的電位，在傳播b點的反轉輸入信號的邏輯值成為H值的同時上升之後，在規定時間成為VCC，並在傳播a點信號的邏輯值成為L值的同時下降為0V。
因此，當輸入信號IN的邏輯值變為L值後，在該規定時間，在e點與d點之間，即，在強電介質電容器160的兩端產生VCC的電位差。即，強電介質電容器160的極性再次顛倒，所以強電介質電容器160的極性，恢復到與初始狀態相同的狀態。即，可以向強電介質電容器160再次寫入數據。
通過上述發明的實施方式所說明的實施例和應用例，能夠按照用途進行適當的組合、或者加以變更或改良而使用，本發明不限定於上述實施方式所述的內容。上述組合或者變更、或者進行了改良的實施方式均可包含在本發明的技術範圍中，這一點由本發明的技術方案可以明確得知。
權利要求
1.一種延遲電路，是生成使輸入信號延遲而成的輸出信號的延遲電路，其特徵在於，具備具有一端及另一端的強電介質電容器；根據上述輸入信號的電位，通過在上述一端與上述另一端之間產生電位差，使上述強電介質電容器的極性顛倒的裝置；根據因上述強電介質電容器的極性顛倒而引起的上述另一端的電位變化，延遲上述輸入信號，從而生成上述輸出信號的生成裝置。
2.如權利要求1所述的延遲電路，其特徵在於，還具備可與上述強電介質電容器的上述另一端電連接地構成的電容裝置。
3.如權利要求2所述的延遲電路，其特徵在於，還具備根據上述輸入信號的電位，對是否將上述電容裝置電連接到上述強電介質電容器的上述另一端而進行切換的切換裝置。
4.如權利要求3所述的延遲電路，其特徵在於，還具備在上述切換裝置不向上述強電介質電容器的另一端電連接上述電容裝置時，對上述電容裝置進行放電的裝置。
5.如權利要求1所述的延遲電路，其特徵在於，還具備生成規定電壓的電壓源；設置在上述強電介質電容器的上述一端與上述電壓源之間的電阻裝置。
6.如權利要求5所述的延遲電路，其特徵在於，上述電阻裝置可調整電阻值地構成。
7.如權利要求5或6所述的延遲電路，其特徵在於，還具備將上述強電介質電容器的上述一端切換為通過上述電阻裝置與上述電壓源進行電連接、或者接地的裝置。
8.如權利要求1至7中任一項所述的延遲電路，其特徵在於，還具備生成使上述輸入信號延遲而成的延遲信號的裝置；根據上述延遲信號的電位，控制上述強電介質電容器的上述另一端的電位，從而使上述強電介質電容器的極性再次顛倒的裝置。
9.一種半導體裝置，其特徵在於，具有權利要求1至8中任一項所述的延遲電路。
10.一種電子設備，其特徵在於，具有權利要求9所述的半導體裝置。
全文摘要
本發明提供一種生成使輸入信號延遲而成的輸出信號的延遲電路，該延遲電路具備具有一端及另一端的強電介質電容器根據輸入信號使一端的電位發生變化，從而使強電介質電容器的極性顛倒的裝置根據因強電介質電容器的極性顛倒而引起的另一端的電位變化，延遲輸入信號，從而生成輸出信號的生成裝置。由此，可以使延遲時間的偏差很小。
文檔編號G11C8/02GK1627445SQ20041009509
公開日2005年6月15日 申請日期2004年11月23日 優先權日2003年11月25日
發明者渡邊賢哉 申請人:精工愛普生株式會社