降低繞線布局變動而減少掩模工序的方法
2023-05-27 03:05:51 1
專利名稱：降低繞線布局變動而減少掩模工序的方法
技術領域：
本發明是一種減少掩模工序的方法，尤指一種在於晶片研發設計階段，降低繞線布局變動而減少掩模工序的方法。
背景技術：
在完成集成電路研發及設計的階段後，通過晶片廠(Foundry)實際將所設計的集成電路製作於晶片，接著驗證所設計的集成電路是否如預期般運作；於晶片廠實際製作晶片是通過掩模(Mask)進行曝光(Exposure)及蝕刻(Etching)，最後把研發人員所研發的晶片布局製作於晶片(Wafer)上，晶片廠的製作流程及所需掩模個數是固定不變的，事實上，可以發現研發人員很難在一次晶片製作後就可以達到所有需求，必須藉由實際晶片量測，找出哪些地方(或布局)有錯，然後小幅修改設計再重新送到晶片廠製作一次，然後再進行測試，就這樣一直重複設計-製作-驗證等步驟，直到晶片開發完成。
上述的集成電路實現的掩模主要可以區分為二大部分，一個是主體層(Body layer)，另一個是金屬層(Metal layer)，晶片研發階段時，因為要一直重複上述步驟以完成晶片製作，目前可知主體層掩模只需製做一次，但金屬層掩模就不只一次。
然而上述公知技術的缺點在於金屬層使用掩模次數過多，所以製作成本較高。
發明內容
本發明的目的在於晶片研發設計階段，使得金屬層掩模變動次數減少，亦即提高掩模的重複使用率，以節省製作成本。
為了達成上述的目的，本發明提出一種降低繞線布局變動而減少掩模工序的方法，通過一集成電路軟體以設計出減少掩模工序的方法，是包括下列步驟加載一集成電路繞線布局檔案於該集成電路軟體以設計出一晶片電路功能；執行一集成電路繞線布局經由該集成電路繞線布局於該集成電路軟體所仿真的一晶片電路基板上；檢測該集成電路繞線布局是否滿足一最少金屬層繞線布局且交由一晶片廠製作一實體晶片；執行一主體層及至少一金屬層掩模且製作出該實體晶片；判斷該實體晶片的量測及驗證動作是否正確；及完成該實體晶片的產品。
為了能更進一步了解本發明為達成既定目的所採取的技術、手段及功效，請參閱以下有關本發明的詳細說明與附圖，相信本發明的目的、特徵與特點，當可由此得一深入且具體的了解，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制。
圖1是本發明的降低繞線布局變動而減少掩模工序的方法流程圖；
圖2是本發明的應用於集成電路軟體設計修改的最少金屬層繞線布局變動的方法流程圖；圖3是六層金屬層繞線布局工序示意圖；及圖4是利用本發明的降低繞線布局變動而減少掩模工序的方法在六層金屬層繞線布局的示意圖。
符號說明第一電子組件位置 10第二電子組件位置 12第三電子組件位置 14第四電子組件位置 1具體實施方式
請參考圖1是本發明的降低繞線布局變動而減少掩模工序的方法流程圖，通過一集成電路軟體以設計出減少掩模工序的方法，包括下列步驟於該集成電路軟體內加載一集成電路繞線布局檔案以設計出一晶片電路功能(S100)；經由該集成電路繞線布局檔案於該集成電路軟體所仿真的一晶片電路基板上執行一集成電路繞線布局(S102)；接著，檢測晶片廠是否已有該晶片的一主體層掩模(S104)；於檢測晶片廠是否已有該晶片的一主體層掩模步驟中，若檢測結果為否，則製作該主體層及至少一金屬層掩模於一實體晶片(S106)及判斷該實體晶片的量測及驗證動作是否正確(S108)，其中該判斷該實體晶片的量測及驗證動作是否正確的步驟，若判斷結果為是，則完成該實體晶片的產品(S110)，反之，若判斷結果為否，則回到加載該集成電路繞線布局檔案於該集成電路軟體以設計出該晶片電路功能(S100)。
上述檢測晶片廠是否已有該晶片的一主體層掩模的步驟中，若檢測結果為是，則包括執行最少金屬層繞線布局變動(S112)及製作部分金屬層掩模於該實體晶片上(S114)，其中該執行最少金屬層繞線布局變動的步驟，是由下層金屬層繞線開始變動，然後依序往上，且所變動的金屬層繞線可為多數條。接著判斷所完成製作部分金屬層掩模的該實體晶片的量測及驗證動作是否正確(S108)及完成該實體晶片的產品(S110)。
請參考圖2是本發明的應用於集成電路軟體設計修改的最少金屬層繞線布局變動的方法流程圖，於該集成電路軟體內加載一集成電路繞線布局檔案以設計出一晶片電路功能(S200)；修改該集成電路繞線布局檔案內容以變更為一新的集成電路繞線布局檔案(S202)；於該新的集成電路繞線布局檔案內規劃部分金屬層繞線布局(S204)，其中該修改步驟是由下層開始變動，然後依序往上，且修改繞線布局可為多數條繞線；該集成電路軟體判斷是否已完成集成電路的所有的金屬層繞線布局(S206)；若判斷結果為是，則進行減少可繞線布局的金屬層動作(S214)，若判斷結果為否，則該集成電路軟體將回到上次最少可繞線布局的設定動作(S208)；接著執行最少金屬層的繞線布局(S210)及執行對於有變動的金屬層製作掩模(S212)。
請參考圖3是六層金屬層繞線布局工序示意圖，若原先電路設計是從第一電子組件位置10連到第二電子組件位置12且第三電子組件位置14要連到第四電子組件位置16，但經由實際晶片量測及驗證後，欲想設計成第一電子組件位置10連到第二電子組件位置12及第四電子組件位置16，此時第三電子組件位置14就成為不使用的點，若按照目前的標準流程實施時，總共會變動了11個金屬層(MET1、VIA1、MET2、VIA2、MET3、VIA3、MET4、VIA4、MET5、VIA5及MET6)，如此，金屬層使用掩模次數過多，所以製作成本較高。
請參考圖4是利用本發明的降低繞線布局變動而減少掩模工序的方法在六層金屬層繞線布局的示意圖，然而使用本發明的方法，僅改變1個金屬層(MET1)，亦即原本由第三電子組件位置14連到第四電子組件位置16時，在接近第四電子組件位置16所在的1個金屬層(MET1)減少其掩模次數，因此和公知技術比較後，可知本發明是可以節省10道掩模，如此可以達到修正設計時節省掩模的目的。
由以上的實施例可知，主體層的掩模只需製做一次，但金屬層的掩模就不只是製做一次，因此本發明的方法是將所有金屬層的製作改變成為部分金屬層的製作，就可以降低晶片製作成本，且經由集成電路軟體測試可知本發明的方法的確可以使必需製作的掩模數目降至最低，達到節省成本的目的。
上述所揭露的圖式、說明，僅為本發明的實施例而已，凡精於此項技藝者當可依據上述的說明作其它種種的改進，而這些改變仍屬於本發明的發明精神及以下界定的專利範圍中。
權利要求
1.一種降低繞線布局變動而減少掩模工序的方法，通過一集成電路軟體以設計出減少掩模工序的方法，其特徵在於，包括下列步驟加載一集成電路繞線布局檔案於該集成電路軟體以設計出一晶片電路功能；執行一集成電路繞線布局經由該集成電路繞線布局檔案於該集成電路軟體所仿真的一晶片電路基板上；檢測晶片廠是否已有該晶片的一主體層掩模；製作該主體層及至少一金屬層掩模於一實體晶片；判斷該實體晶片的量測及驗證動作是否正確；及完成該實體晶片的產品。
2.如權利要求1所述的降低繞線布局變動而減少掩模工序的方法，其特徵在於，其中該檢測該集成電路繞線布局的步驟，若檢測結果為否，則製作該主體層及至少一金屬層掩模於一實體晶片，反之，若檢測結果為是，則包括執行最少金屬層繞線布局變動；及製作部分金屬層掩模於該實體晶片上。
3.如權利要求2所述的降低繞線布局變動而減少掩模工序的方法，其特徵在於，其中該執行最少金屬層繞線布局變動的步驟，是由下層金屬層繞線開始變動，然後依序往上，且所變動的金屬層繞線可為多數條。
4.如權利要求1所述的降低繞線布局變動而減少掩模工序的方法，其特徵在於，其中該最少金屬層繞線布局的製作是包括下列步驟修改該集成電路繞線布局檔案內容以變更為一新的集成電路繞線布局檔案；規劃部分金屬層繞線布局於該新的集成電路繞線布局檔案；判斷是否已完成集成電路的所有的金屬層繞線布局；及進行減少可繞線布局的金屬層動作。
5.如權利要求4所述的降低繞線布局變動而減少掩模工序的方法，其特徵在於，其中該判斷是否已完成集成電路的步驟，若判斷結果為是，則進行減少可繞線布局的金屬層動作，若判斷結果為否，則該集成電路軟體將回到上次最少可繞線布局的設定動作。
6.如權利要求5所述的降低繞線布局變動而減少掩模工序的方法，其特徵在於，其中該集成電路軟體將回到上次最少可繞線布局的設定動作的步驟，進一步包含執行最少金屬層的繞線布局。
7.如權利要求6所述的降低繞線布局變動而減少掩模工序的方法，其特徵在於，其中該執行最少金屬層的繞線布局步驟，進一步包括執行對於有變動的金屬層製作掩模。
8.如權利要求1所述的降低繞線布局變動而減少掩模工序的方法，其特徵在於，其中該判斷該實體晶片的量測及驗證動作是否正確的步驟，若判斷結果為是，則完成該實體晶片的產品，反之，若判斷結果為否，則回到加載該集成電路繞線布局檔案於該集成電路軟體以設計出該晶片電路功能。
9.一種應用於集成電路軟體設計修改的最少金屬層繞線布局變動的方法，其特徵在於，包括下列步驟加載一集成電路繞線布局檔案於該集成電路軟體以設計出一晶片電路功能；修改該集成電路繞線布局檔案內容以變更為一新的集成電路繞線布局檔案；規劃部分金屬層繞線布局於該新的集成電路繞線布局檔案；判斷是否已完成集成電路的所有的金屬層繞線布局；及進行減少可繞線布局的金屬層動作。
10.如權利要求9所述的應用於集成電路軟體設計修改的最少金屬層繞線布局變動的方法，其特徵在於，其中該規劃部分金屬層繞線布局的步驟，是由下層金屬層開始變動，然後依序往上，且所變動的金屬層繞線可為多數條。
11.如權利要求10所述的應用於集成電路軟體設計修改的最少金屬層繞線布局變動的方法，其特徵在於，其中該判斷是否已完成集成電路的步驟，若判斷結果為是，則進行減少可繞線布局的金屬層動作，若判斷結果為否，則該集成電路軟體將回到上次最少可繞線布局的設定動作。
12.如權利要求11所述的應用於集成電路軟體設計修改的最少金屬層繞線布局變動的方法，其特徵在於，其中該集成電路軟體將回到上次最少可繞線布局的設定動作的步驟，進一步包含執行最少金屬層的繞線布局。
13.如權利要求12所述的應用於集成電路軟體設計修改的最少金屬層繞線布局變動的方法，其特徵在於，其中該執行最少金屬層的繞線布局步驟，進一步包括執行對於有變動的金屬層製作掩模。
全文摘要
本發明是一種降低繞線布局變動而減少掩模工序的方法，是用以解決公知技術在金屬層掩模使用掩模次數過多的問題，本發明通過一集成電路軟體加載一集成電路繞線布局檔案於仿真的一晶片電路基板上，將所有金屬層的製作改變成為部分金屬層的製作，在於晶片研發設計階段中，設計出必需製作的掩模的最少金屬層繞線布局以減少掩模數目，達到降低晶片製作成本的目的。
文檔編號H01L21/00GK1949231SQ20051011276
公開日2007年4月18日 申請日期2005年10月12日 優先權日2005年10月12日
發明者陳建良, 馮濬明, 林淑惠 申請人:揚智科技股份有限公司