具有低正向壓降的結勢壘型肖特基的製作方法
2023-05-27 16:54:41 2
專利名稱：具有低正向壓降的結勢壘型肖特基的製作方法
技術領域：
本發明主要涉及到結勢壘肖特基器件的結構和製作工藝，尤其涉及一種新型的具有低正向壓降的結勢壘肖特基器件的結構和製作工藝。
背景技術：
通常有三種整流器，(1)肖特基勢壘二極體，是一種金屬和半導體接觸的器件，具有較低的正向壓降和極高的開關速度，但是反向漏電流較大和反向電壓不高的不利特性影響了器件一定範圍內的應用。O)P-i-N 二極體，提供了較低的漏電流和較高的反向電壓，但在開關過程中，在 PN結上存儲有一定數量的存儲電荷從而影響器件的開關速度。(3)結勢壘型肖特基二極體，是一種將PN結調製集成到漂移區的肖特基結構，重要特徵是，在反偏電壓超過一定值時，肖特基下的耗盡層發生交疊，如果繼續增加電壓，則外加壓降都降在耗盡層上，從而消除傳統肖特基存在的由於反向電壓增加引起的漏電增加現象的發生。廣泛應用開關電源電路中。但上述器件的電參數，正向壓降和反向漏電流需要一個折中選取，因為降低正向壓降的同時必然引起反向壓降的降低，提高反向壓降的同時也必然引起正向壓降的增加。也就是說，在接通狀態性能與關閉狀態性能上，不能做到全面兼顧。
發明內容
本發明提供一種新型的具有低正向壓降且工藝簡單的結勢壘型肖特基器件。一種半導體器件，包括(a)襯底層，為N傳導類型半導體材料，用於降低半導體裝置的導通電阻；(b)緩衝層，位於襯底層之上，為N傳導類型的半導體材料，用於降低半導體器件的導通電阻和控制半導體器件反向電壓的大小；(c)漂移層，位於緩衝層之上，為N傳導類型的半導體材料，用於控制半導體器件反向電壓的大小；(d)輕摻雜層，位於漂移層之上，為N傳導類型的半導體材料，用於在器件加反偏壓降時，在此層中形成大面積耗盡區域；(e)重摻雜層，位於輕摻雜層之上，為N傳導類型的半導體材料，用於減少半導體器件的正向壓降；(f)抑制區，為P傳導類型的半導體材料，若干個相互分離的抑制區位於輕摻雜層和重摻雜層中，用於當所述的半導體器件加反向偏壓時，在輕摻雜層半導體材料中擴展形成大面積耗盡區域；(g)肖特基勢壘層，位於重摻雜層之上，形成肖特基勢壘結特性；所述的肖特基勢壘層邊緣下方的輕耗盡層和重摻雜層中設有肖特基勢壘邊緣P 型擴散保護環。
所述的半導體裝置邊緣的表面設有起保護作用的矽表面保護層。所述的肖特基勢壘層是由薄膜勢壘金屬與重摻雜層頂部的N型半導體材料合金形成。所述的緩衝層的擴散雜質與襯底層的擴散雜質可以不相同、所述的漂移層的擴散雜質與襯底層的擴散雜質可以不相同、所述的輕摻雜層的擴散雜質與襯底層的擴散雜質可以不相同、所述的重摻雜層的擴散雜質與襯底層的擴散雜質可以不相同。所述的襯底層的雜質摻雜濃度大於或等於lX1018/cm3。所述的緩衝層、漂移層、輕摻雜層和重摻雜層的雜質摻雜濃度為1 X IO14-I X IO18/
3
cm ο所述的緩衝層的雜質摻雜濃度大於重摻雜層雜質摻雜濃度。所述的重摻雜層的雜質摻雜濃度大於漂移層雜質摻雜濃度。所述的漂移層的雜質摻雜濃度大於輕摻雜層雜質摻雜濃度。本發明還提供一種同時具有低正向壓降和簡單製作工藝的結勢壘型肖特基器件製作方法。一種製造半導體器件的方法，其特徵在於包括如下步驟1)在襯底層上通過外延生產方式形成緩衝層、漂移層、輕摻雜層和重摻雜層；幻通過向重摻雜層半導體材料中注入硼離子再進行高溫退火，在輕摻雜層和重摻雜層中形成多個相互分離的P型區作為抑制區，在預定位置的輕摻雜層和重摻雜層中形成肖特基勢壘邊緣P型擴散保護環，同時在半導體裝置邊緣的表面形成矽表面保護層；3)在重摻雜層上澱積一層勢壘金屬，通過低溫合金在重摻雜層表面N型區形成肖特基勢壘層，在抑制區表面形成歐姆接觸區。本發明的半導體器件，與傳統結勢壘型肖特基器件相比，在具有相同反向擊穿電壓條件下，具有低的正向壓降，同時具有高的器件開關速度，對器件的電參數特性進行進一步優化。
圖1為本發明一種實施方式的剖面示意圖；圖2為本發明半導體器件單個元胞的剖面示意圖；圖3為傳統結勢壘型肖特基單個元胞的剖面示意圖；圖4為本發明半導體器件單個元胞和傳統結勢壘型肖特基單個元胞在正向偏壓時的電壓與電流密度曲線；圖5為本發明半導體器件單個元胞和傳統結勢壘型肖特基單個元胞在反向偏壓時的電壓與電流密度曲線。1、襯底層；2、緩衝層；3、漂移層；4、輕摻雜層；5、重摻雜層；6、抑制區；
7、肖特基勢壟L層；
8、歐姆接觸區；
9肖特基勢全邊緣P型擴散保護環；
10、矽表面保護層；
11、傳統結勢 ■型肖特基襯底層；
12、傳統結勢 ■型肖特基漂移層；
13、傳統結勢 ■型肖特基抑制區；
14、傳統結勢 ■型肖特基歐姆接觸區；
15、傳統結勢 ■型肖特基勢壘層；
16、本發明半導體器件單個元胞在正向偏壓時的電壓與電流密度曲線；
17、傳統結勢 ■型肖特基單個元胞在正向偏壓時的電壓與電流密度曲線；
18、本發明半導體器件單個元胞在反向偏壓時的電壓與電流密度曲線；
19、傳統結勢 ■型肖特基單個元胞在反向偏壓時的電壓與電流密度曲線。
具體實施例方式圖1示出了本發明一種實施方式的剖面示意圖，下面結合圖1詳細說明本發明的半導體器件。一種半導體器件包括襯底層1，為N傳導類型半導體材料，在襯底層下表面通過金屬引出陰極；緩衝層2，位於襯底層1之上，為N傳導類型的半導體材料；漂移層3，位於緩衝層2之上，為N傳導類型的半導體材料；輕摻雜層4，位於漂移層3之上，輕摻雜層為N傳導類型的半導體材料；重摻雜層5位於輕摻雜層4之上，為N傳導類型的半導體材料；抑制區6，為多個P型區相互分離地形成在輕摻雜層和重摻雜層中，每個抑制區6為P傳導類型的半導體材料，寬度為2 6um，彼此間隔距離為2 IOum ；重摻雜層頂部N型半導體材料與金屬Ni低溫合金形成肖特基勢壘層7，抑制區6與金屬Ni低溫合金形成歐姆接觸區8 ； 在肖特基勢壘層7和歐姆接觸區8上覆蓋一層導電金屬Al引出器件的陽極；肖特基勢壘邊緣P型擴散保護環9，位於肖特基勢壘層7邊緣用於維護器件反偏電壓；矽表面保護層10， 位於半導體器件邊緣的表面，是半導體氧化物或氮化物等半導體鈍化層。在襯底層1上通過外延生產方式形成緩衝層2、漂移層3、輕摻雜層4和重摻雜層 5，緩衝層2中磷雜質濃度例如設定為3 X IO16原子/CM3，漂移層3中磷雜質濃度例如設定為1 X IO15原子/CM3，輕摻雜層4中磷雜質濃度例如設定為5X IO14原子/CM3，重摻雜層5 中磷雜質濃度例如設定為5X IO15原子/CM3，襯底層1中為摻入磷原子的濃度例如設定為 1 X IO19原子/CM3，緩衝層2、漂移層3、輕摻雜層4和重摻雜層5可以在一次外延生長中形成，通過在外延澱積過程中調節摻入磷雜質的濃度來實現。光刻工藝後通過注入硼離子再進行高溫退火，在輕摻雜層4和重摻雜層5的半導體材料中引入多個相互分離P型區作為抑制區6，與此同時也引入了肖特基勢壘邊緣P型擴散保護環9和矽表面保護層10。然後在此基礎上，在器件表面上澱積一層勢壘金屬Ni，通過低溫合金在重摻雜層 5表面形成肖特基勢壘層7，同時抑制區6與金屬Ni低溫合金形成歐姆接觸區8。如上所述，當器件加正向偏壓時，緩衝層2和重摻雜層5具有高的雜質濃度，降低了的器件的導通電阻從而減少器件的正向壓降，其中重摻雜層5因選取了高的磷原子摻雜
5濃度也降低了肖特基勢壘層7勢壘高度，並且只要選取磷原子的摻雜濃度合理，不會引起器件的反向漏電流的明顯增加；當器件加反偏電壓時，因輕摻雜層4具有低的雜質濃度，所以抑制區6在輕摻雜層4中形成的耗盡區域快速蔓延交疊，因此獲得了底的夾斷電壓，因為器件加反偏電壓時獲得了低的夾斷電壓，可以適當增加彼此分離的抑制區6的間距，這樣可以增加器件中肖特基區域所佔面積比例，通過提高肖特基區域所佔整體器件面積此例， 可以降低器件的正向壓降和提高器件的開關速度；同時因輕摻雜層4中有低的摻雜濃度， 提高了器件的反向壓降，通過適當增加彼此分離抑制區6的間距來恢復器件的反向壓降增大的改變。另一方面，因輕摻雜層4會增加器件的正嚮導通電阻，所以要控制摻雜層4厚度，選取合適折中的厚度值。結合上述實施例，使用ISE-TCAD器件仿真軟體驗證本發明半導體器件與傳統的結勢壘型肖特基相比具有低的正向壓降。圖2所示為本發明半導體器件單個元胞的剖面示意圖，圖3所示為傳統結勢壘型肖特基單個元胞的剖面示意圖，下面結合圖2和圖3詳細說明。圖2所示為本發明半導體器件單個元胞剖面示意圖，其中襯底層1，為N傳導類型半導體材料，在襯底層ι下表面通過金屬引出陰極，襯底層1中磷的摻雜濃度為1E19原子/CM3，厚度度設定為IOum ；緩衝層2，位於襯底層1之上，為N傳導類型的半導體材料，緩衝層2磷的摻雜濃度為3E16原子/CM3，厚度為4um ；漂移層3，位於緩衝層2之上，為N傳導類型的半導體材料，漂移層3中磷的摻雜濃度為1E15原子/CM3，厚度為12um ；輕摻雜層 4，位於漂移層3之上，輕摻雜層為N傳導類型的半導體材料，輕摻雜層4中磷的摻雜濃度為 5E14原子/CM3，厚度為2um ；重摻雜層5位於輕摻雜層4之上，為N傳導類型的半導體材料， 重摻雜層5中磷的摻雜濃度為5E15原子/CM3，厚度為2um ；抑制區6，為兩個半邊P型區相互分離地形成在輕摻雜層4和重摻雜層5中，每個抑制區6為P傳導類型的半導體材料，其中硼的注入劑量為6E14原子/CM2，左右兩個半邊抑制區的總寬度為5um，彼此間隔距離為 7um ；重摻雜層5頂部半導體材料與功函數為4. 9eV金屬形成肖特基勢壘層7，抑制區6與金屬形成歐姆接觸區8 ；在肖特基勢壘層7和歐姆接觸區8上覆蓋一層導電金屬Al引出器件的陽極。圖3所示為傳統結勢壘型肖特基單個元胞的剖面示意圖，其中傳統結勢壘型肖特基襯底層11，為N傳導類型半導體材料，在傳統結勢壘型肖特基襯底層11下表面通過金屬引出陰極，傳統結勢壘型肖特基襯底層11中磷的摻雜濃度為1E19原子/CM3,厚度設定為 IOum ；傳統結勢壘型肖特基漂移層12，位於傳統結勢壘型肖特基襯底層11之上，為N傳導類型的半導體材料，傳統結勢壘型肖特基漂移層12中磷的摻雜濃度為1E15原子/CM3，厚度為20um ；傳統結勢壘型肖特基抑制區13，為兩個半邊P型區相互分離地形成在傳統結勢壘型肖特基漂移層12中，每個傳統結勢壘型肖特基抑制區13為P傳導類型的半導體材料，其中硼的注入劑量為6E14原子/CM2，左右兩個半邊傳統結勢壘型肖特基抑制區13的總寬度為5um，彼此間隔距離為5um ；傳統結勢壘型肖特基漂移層12頂部半導體材料與功函數為 4. 9eV金屬形成傳統結勢壘型肖特基勢壘層15，傳統結勢壘型肖特基抑制區13與金屬形成傳統結勢壘型肖特基歐姆接觸區14 ；在傳統結勢壘型肖特基勢壘層15和傳統結勢壘型肖特基歐姆接觸區14上覆蓋一層導電金屬Al引出器件的陽極。使用ISE-TCAD器件仿真軟體對圖2和圖3中兩個元胞進行正反向I_V特性曲線仿真，其中圖4示出了本發明半導體器件單個元胞和傳統結勢壘型肖特基單個元胞在正向偏壓時的電壓與電流密度曲線；其中圖5示出了本發明半導體器件單個元胞和傳統結勢壘型肖特基單個元胞在反向偏壓時的電壓與電流密度曲線。在本發明半導體器件單個元胞在反向偏壓時的電壓與電流密度曲線18和傳統結勢壘型肖特基單個元胞在反向偏壓時的電壓與電流密度曲線19相近條件下，通過本發明半導體器件單個元胞在正向偏壓時的電壓與電流密度曲線16和傳統結勢壘型肖特基單個元胞在正向偏壓時的電壓與電流密度曲線 17對此，充分驗證了本發明半導體器件與傳統的結勢壘型肖特基相比具有低的正向壓降。
通過上述實施例闡述了本發明，同時也可以採用其它實施例實現本發明。本發明不局限於上述具體實施例，因此本發明由所附權利要求範圍限定。
權利要求
1.一種半導體器件，其特徵在於包括(a)襯底層，為N傳導類型半導體材料；(b)緩衝層，位於襯底層之上，為N傳導類型的半導體材料；(c)漂移層，位於緩衝層之上，為N傳導類型的半導體材料；(d)輕摻雜層，位於漂移層之上，為N傳導類型的半導體材料；(e)重摻雜層，位於輕摻雜層之上，為N傳導類型的半導體材料；(f)抑制區，為P傳導類型的半導體材料，若干個相互分離的抑制區位於低摻雜層和重摻雜層中；(g)肖特基勢壘層，位於重摻雜層之上，形成肖特基勢壘結特性。
2.如權利要求1所述的半導體器件，其特徵在於所述的肖特基勢壘層邊緣下方的輕耗盡層和重摻雜層中設有肖特基勢壘邊緣P型擴散保護環。
3.如權利要求1所述的半導體器件，其特徵在於所述的半導體裝置邊緣的表面設有起保護作用的矽表面保護層。
4.如權利要求1所述的半導體器件，其特徵在於所述的肖特基勢壘層是由薄膜勢壘金屬與重摻雜層頂部的N型半導體材料合金形成。
5.如權利要求1所述的半導體器件，其特徵在於所述的緩衝層的擴散雜質與襯底層的擴散雜質不相同、所述的漂移層的擴散雜質與襯底層的擴散雜質不相同、所述的輕摻雜層的擴散雜質與襯底層的擴散雜質不相同、所述的重摻雜層的擴散雜質與襯底層的擴散雜質不相同。
6.如權利要求1所述的半導體器件，其特徵在於所述的襯底層的雜質摻雜濃度大於或等於 IX IOnVcm3。
7.如權利要求1所述的半導體器件，其特徵在於所述的緩衝層、漂移層、輕摻雜層和重摻雜層的雜質摻雜濃度為1 X IO14-I X 1018/cm3。
8.如權利要求1所述的半導體器件，其特徵在於所述的緩衝層的雜質摻雜濃度大於重摻雜層雜質摻雜濃度。
9.如權利要求1所述的半導體器件，其特徵在於所述的重摻雜層的雜質摻雜濃度大於漂移層雜質摻雜濃度。
10.如權利要求1所述的半導體器件，其特徵在於所述的漂移層的雜質摻雜濃度大於輕摻雜層雜質摻雜濃度。
11.一種製造半導體器件的方法，其特徵在於包括如下步驟1)在襯底層上通過外延生長方式形成緩衝層、漂移層、輕摻雜層和重摻雜層；2)通過向重摻雜層半導體材料中注入硼離子再進行高溫退火，在輕摻雜層和重摻雜層中形成多個相互分離的P型區作為抑制區，在預定位置的輕摻雜層和重摻雜層中形成肖特基勢壘邊緣P型擴散保護環，同時在半導體裝置邊緣的表面形成矽表面保護層；3)在重摻雜層上澱積一層勢壘金屬，通過低溫合金在重摻雜層表面N型區形成肖特基勢壘層，在抑制區表面形成歐姆接觸區。
全文摘要
本發明公開了一種新型的結勢壘型肖特基器件，包括襯底層、緩衝層、漂移層、輕摻雜層、抑制區、重摻雜層和肖特基勢壘層；若干個相互分離的抑制區位於輕摻雜層和重摻雜層中，當所述的半導體裝置加反向偏壓時，在輕摻雜層半導體材料中擴展形成大面積耗盡區域。本發明還提供一種半導體器件的製作方法。本發明的半導體器件，具有低的正向壓降和高的器件開關速度，對器件的電參數特性進行進一步優化。
文檔編號H01L29/06GK102376777SQ20101026316
公開日2012年3月14日 申請日期2010年8月24日 優先權日2010年8月24日
發明者楊忠武 申請人:上海芯石微電子有限公司