數字模擬轉換單元電路的製作方法
2023-06-10 03:35:41
專利名稱：數字模擬轉換單元電路的製作方法
技術領域：
本發明關於半導體集成電路，特別是關於數字模擬轉換單元電路，利用控制其輸出電流的延遲率(slew rate)，使其數字模擬轉換過程中所造成的電壓源信號幹擾(Noise)與輸出電流幹擾降低，使輸出電壓快速達到穩態電位。
背景技術：
近來因個人計算機與工作站的微處理器效能提升，對繪圖處理與圖像處理功能要求愈來愈高，而在晶片內部繪圖與圖像的數據以數位訊號形式進行存儲與運算處理，再轉換成一模擬信號形式作為輸出信號，以提供輸出裝置比如顯示器作輸出顯示處理，因此數字模擬轉換裝置(Digital-to-AnalogConverter，以下簡稱DAC)的重要性與日俱增。然而當晶片操作頻率愈來愈高，對DAC的精確度與效能要求也日愈嚴苛，如何快速地作數字模擬信號轉換，使其數字模擬轉換過程中所造成的電壓源信號幹擾與輸出電流幹擾降到最低，並使模擬輸出信號迅速地達到精確的穩態電位，尤其當這些幹擾發生於IC的引線腳比如VDD(Power Pin)，VGND(Ground Pin)或其它電流輸出的引線腳時，對整體數據處理效能的影響是相當嚴重的。
圖1為一般傳統的電流式數字模擬轉換單元電路的結構圖。如該圖所示，該數字模擬轉換單元電路包含一由恆定電壓輸入信號Vbp所控制的PMOS電晶體11作為恆定電流源，以提供該數字模擬轉換單元電路一恆定電流Is；一對PMOS電晶體12、13作為差動輸入級，其源極端分別接到PMOS電晶體11的漏極，其漏極端分別接到一對電阻器14、15。該對PMOS電晶體12、13的開關操作分別由輸入該PMOS電晶體12、13的柵極端的輸入電壓信號Q、QB所控制，其中輸入電壓信號Q、QB為一對非時域重迭(non-oVerlap timing)的控制信號，如圖2所示；該數字模擬轉換單元電路的輸出由輸出端Vout輸出電壓。
該數字模擬轉換單元電路的操作原理如下當輸入電壓信號Q由高轉變成低時，其輸出端的電流I2由0變成Is。為了避免該數字模擬轉換單元電路在輸入信號轉換期間造成不必要的電路誤動作，使用非時域重迭的控制信號是必要的。例如圖2的輸入電壓信號Q、QB所示，PMOS電晶體12先行導通(turn ON)，PMOS電晶體13再關斷(turn OFF)，然後完成輸出端電流I2由0變成Is的動作。假如沒有使用非時域重迭的控制信號來控制該數字模擬轉換單元電路，則在輸入信號轉換期間可能造成差動輸入級的PMOS電晶體12、13同時關斷，使得該差動輸入級的公共源極端(common source node)電壓Vcs會因電晶體寄生電容的效應，被作為恆定電流源的PMOS電晶體11瞬間拉到Vcc。這不必要的電路誤動作將使電晶體11關斷，因此該數字模擬轉換單元電路必需耗費額外的時間對節點(node)電壓Vcs作放電(discharge)動作，以使完成輸出端電流變化後的公共源極端電壓Vcs恢復到穩態的理想電壓值。這會使得該數字模擬轉換單元電路的操作速度受到限制，因此，使用這種非時域重迭的控制信號是必要的。
但是即使運用這種非時域重迭控制信號的操作方式仍舊會導致該數字模擬轉換單元電路的差動輸入級的公共源極端電壓Vcs的電壓變動。這是因為非時域重迭控制信號的操作方式必需保證其差動輸入級的PMOS電晶體12、13不會同時關斷，亦即必需一個PMOS電晶體先行導通然後再使另一個PMOS電晶體關斷。當兩個PMOS電晶體同時導通的瞬間，流經電晶體的操作電流僅為其恆定電流源的一半，由電晶體飽和區操作的柵級-源級電壓VGS與漏級電流ID關係可知，該兩個PMOS電晶體的柵級-源級電壓VGS勢必比一個PMOS電晶體導通時的柵級-源級電壓VGS小，這仍會導致其差動輸入級的公共源極端的電壓顫動(vibrating)，進而造成該數字模擬轉換單元電路的操作受到幹擾的限制，如圖2所示。
發明內容
有鑑於上述問題，本發明提出一種數字模擬轉換的單元電路，它不需運用非時域重迭控制信號的操作方式即可使輸出電壓快速達到穩態電位；同時利用控制其輸出電流的延遲率(slew rate)，使其數字模擬轉換過程中所造成的電壓源信號幹擾與輸出電流幹擾降到最低。
為實現上述發明目的，本發明的數字模擬轉換單元電路包含一恆定電流源，提供一恆定電流；一第一電阻器與一第二電阻器；一第一MOS電晶體，其源極端接到該恆定電流源，其漏極端接到第一電阻器，以及其柵極端接收一第一電壓信號；一第二MOS電晶體，其源極端接到該恆定電流源以及第一MOS電晶體的源極端，其漏極端接到第二電阻器，以及其柵極端接收一第二電壓信號；至少一第三MOS電晶體，其源極端與漏極端分別連接到第一MOS電晶體的源極端與漏極端，以及其柵極端接收一第三電壓信號；以及至少一第四MOS電晶體，其源極端與漏極端分別連接到第二MOS電晶體的源極端與漏極端，以及其柵極端接收一第四電壓信號。
其中第二電壓信號為第一電壓信號的反相電壓信號、第三電壓信號為第一電壓信號的延遲信號、以及第四電壓信號為第三電壓信號的反相電壓信號。
圖1為一般的電流式數字模擬轉換單元電路的結構圖。
圖2為圖1的電流式數字模擬轉換單元電路運用非時域重迭控制信號的操作的時域圖。
圖3為本發明的數字模擬轉換單元電路的結構圖。
圖4為本發明的電流式數字模擬轉換單元電路運用延遲時間控制信號的操作的時域圖。
圖5為部分電晶體與電阻器的電流波形。
附圖編號31、32、33、34、35PMOS電晶體36、37電阻器具體實施方式
圖3為本發明的數字模擬轉換單元電路的結構圖。如該圖所示，該數字模擬轉換單元電路包含一由恆定電壓輸入信號Vbp所控制的PMOS電晶體31作為恆定電流源，以提供該數字模擬轉換單元電路一恆定電流；一組PMOS電晶體32、33、34、35作為差動輸入級，其中此四個PMOS電晶體尺寸大小相同的電晶體組件，其源極端分別地接到PMOS電晶體31的漏極，其漏極端分別地接到一對電阻器36、37。所述各PMOS電晶體32、33、34、35的開關操作分別由輸入所述各PMOS電晶體32、33、34、35的柵極端的輸入電壓信號Q1、Q1B、Q2、Q2B所控制，其中輸入電壓信號Q1、Q1B、Q2、Q2B為一組延遲時域(delay timing)的控制信號。如圖4所示，Q2為Q1的延遲信號，Q1B、Q2B為Q1、Q2的反相信號。該數字模擬轉換單元電路的輸出由輸出端Vout來輸出電壓，該輸出電壓的電壓值為跨過電阻器36的電壓。
圖5為部分電晶體與電阻器的電流波形。以下參考圖4與圖5說明該數字模擬轉換單元電路的操作原理。假設各輸入電壓信號的初始狀態Q1、Q2分別為高，Q1B、Q2B分別為低，由恆定電壓輸入信號Vbp所控制的PMOS電晶體31作為一恆定電流源，用以提供該數字模擬轉換單元電路一恆定電流Is，此時流經PMOS電晶體33、35的電流I1B、I2B分別為Is/2。首先當輸入電壓信號Q1由高轉變成低時，PMOS電晶體32由關斷轉變成導通，同時，輸入電壓信號Q1B由低轉變成高，PMOS電晶體33由導通轉變成關斷。此時，原本流經PMOS電晶體33的電流I1B大小由Is/2轉變為0，而PMOS電晶體32的電流I1大小由0轉變為Is/2；由於PMOS電晶體32、33的開關狀態改變，使得該流經該數字模擬轉換單元電路的電阻器36的電流Iout由0轉變為Is/2，因此輸出電壓Vout為預設電壓的1/2。經一預定的延遲時間後，輸入電壓信號Q2由高轉變成低時，PMOS電晶體34由關斷轉變成導通，同時，輸入電壓信號Q2B由低轉變成高，PMOS電晶體35由導通轉變成關斷，此時原本流經PMOS電晶體35的電流I2B大小由Is/2轉變為0，而PMOS電晶體34的電流I2大小由0轉變為Is/2；由於PMOS電晶體34、35的開關狀態改變，使得流經該數字模擬轉換單元電路的電阻器36的電流Iout更進一步地由Is/2轉變為Is，完成整個DAC單元電路的轉換操作。
在本發明的實施例中，該數字模擬轉換單元電路使用一延遲控制電路(未標示於圖中)產生一組延遲時間的控制信號來分別地導通和關斷其差動輸入級的電晶體，以控制其輸出電流的延遲率，使其數字模擬轉換過程中所造成的電壓源信號幹擾與輸出電流幹擾降到最低。由所述的操作原理可知，在整個DAC單元電路轉換操作的過程中，流經每個電晶體的操作電流密度皆相同，使得公共源極端電壓Vcs的電壓顫動在每個電晶體的開關操作過程中降到最低，亦即電壓源信號幹擾降到最低；同時由於此單元電路採用分段式，採逐一地操作各電晶體的開關，亦即以使其數字模擬轉換過程中的輸出電流採用分段式輸出，控制其輸出電流的延遲率，使其數字模擬轉換過程中所造成的輸出電流幹擾降到最低；並且在沒有操作速度的限制時，當分段的級數愈多，延遲率的控制效果愈慢，意即電壓源信號幹擾與輸出電流幹擾可以降到最低。
所以，本發明數字模擬轉換單元電路僅用一組延遲時間的控制信號來分別地開關其差動輸入級的電晶體，使其數字模擬轉換過程中所造成的電壓源信號幹擾降到最低，而不需以非時域重迭控制信號的操作方式，即可使輸出電壓快速地達到穩態電位；同時利用控制其輸出電流的延遲率，使其數字模擬轉換過程中所造成的輸出電流幹擾降到最低。以上雖以實施例說明本發明，但並不因此限定本發明的範圍，在不脫離本發明的構思和範圍的情況下，本領域技術人員可進行各種變形或變更。
權利要求
1.一種數字模擬轉換單元電路，包含一恆定電流源，提供一恆定電流；一第一電阻器；一第二電阻器；一第一MOS電晶體，其源極端接到該恆定電流源，其漏極端接到所述第一電阻器，以及其柵極端接收一第一電壓信號；一第二MOS電晶體，其源極端接到該恆定電流源以及所述第一MOS電晶體的源極端，其漏極端接到所述第二電阻器，以及其柵極端接收一第二電壓信號；至少一第三MOS電晶體，其源極端與漏極端分別連接到所述第一MOS電晶體的源極端與漏極端，以及其柵極端接收一第三電壓信號；以及至少一第四MOS電晶體，其源極端與漏極端分別連接到所述第二MOS電晶體的源極端與漏極端，以及其柵極端接收一第四電壓信號。
2.如權利要求1所述的數字模擬轉換單元電路，其中所述第一MOS電晶體、第二MOS電晶體、第三MOS電晶體與第四MOS電晶體的外觀比相同。
3.如權利要求1所述的數字模擬轉換單元電路，其中所述恆定電流源包含一第五MOS電晶體，其漏極端接到所述第一與第二MOS電晶體的源極端，其柵極端由一恆定電壓信號所控制。
4.如權利要求1所述的數字模擬轉換單元電路，其中所述第二電壓信號為所述第一電壓信號的反相電壓信號。
5.如權利要求1所述的數字模擬轉換單元電路，其中所述第三電壓信號為所述第一電壓信號的延遲電壓信號。
6.如權利要求1所述的數字模擬轉換單元電路，其中所述第四電壓信號為所述第二電壓信號的延遲電壓信號。
全文摘要
一種用於半導體集成電路的數字模擬轉換單元電路，可藉由控制其輸出電流的延遲率，使電壓源信號幹擾與輸出電流幹擾降低。該電路包含恆定電流源；第一電阻與第二電阻；第一MOS電晶體，其源極端接到該恆定電流源，其漏極端接到第一電阻，以及其柵極端接收第一電壓信號；第二MOS電晶體，其源極端接到該恆定電流源以及第一MOS電晶體的源極端，其漏極端接到第二電阻，以及其柵極端接收第二電壓信號；至少第三MOS電晶體，其源極端與漏極端分別連接到第一MOS電晶體的源極端與漏極端，以及其柵極端接收第三電壓信號；以及至少第四MOS電晶體，其源極端與漏極端分別連接到第二MOS電晶體的源極端與漏極端，以及其柵極端接收第四電壓信號。
文檔編號H03M1/66GK1494219SQ0214796
公開日2004年5月5日 申請日期2002年10月30日 優先權日2002年10月30日
發明者高學武 申請人:聯發科技股份有限公司