半導體元件分離端缺陷評價測試結構和評價方法
2023-06-09 15:11:21 1
專利名稱：半導體元件分離端缺陷評價測試結構和評價方法
技術領域：
本發明涉及利用電容-時間(下面稱為C～t)測定法評價半導體元件分離缺陷的測試結構及測試方法，該C～t測定法用於評價近年來向高集成化發展的半導體器件的元件分離結構。
近年來，在向高集成化發展的半導體器件中，元件分離結構的開發起著重要的作用。元件分離結構是為了在半導體晶片上形成半導體集成電路而把各元件間分離開用的結構。
圖11是表示晶片及在晶片上形成的半導體晶片與評價在半導體晶片2上形成的元件分離結構用的探針的關係的俯視圖。圖11中，1為晶片，2為在晶片1上形成的半導體晶片，3為在評價把在半導體晶片2上形成的半導體元件分離開用的結構時，接觸到半導體晶片2上施加電壓用的探針。
圖12是表示把圖11中的晶片1上的探針3所接觸的半導體晶片2的部分放大後的斜視圖。探針3相對於晶片1的主表面大體垂直地壓在晶片1的主表面上，從晶片1的主表面向內側施加壓力。
圖13為用圖12中的4-4線表示的區域的向視剖面圖。圖13中，5為在晶片1的主表面上形成的用於分離半導體元件的場氧化膜元件分離結構，6為在晶片1的主表面上與場氧化膜元件分離結構5連接形成的比該場氧化膜薄的柵極絕緣膜，7為從柵極絕緣膜6的上部蓋在場氧化膜元件分離結構5的上部而形成的柵極，8為通過利用探針3在晶片1與柵極7之間施加電壓，在晶片1上產生的耗盡層。
還有，圖13示出了半導體元件分離端缺陷評價測試的一個工序。例如，可以利用Mikihiro Kimura，Kaoru Motonami和YasuhiroOnodera在1991年12月發行的《日本應用物理學會志》第30卷128號3634～3637頁上發表的「依靠低溫氫退火降低在矽隔離端的局部氧化分離端上產生的電流」中所述的在選擇氧化(下面，稱為LOCOS)分離端周圍產生的電流的測定方法，進行半導體元件分離結構的評價。
即，首先，測定由在高頻信號下不產生耗盡層狀態的氧化膜6、晶片1及柵極7構成的電容器的電容，即氧化膜電容Co。其次，測定施加疊加了高頻信號的階躍電壓，產生耗盡層8時的起始電容量Ci。進而，測定經過時間tF達到平衡時的平衡電容量CF。圖14示出了該測定中電容與時間關係之概要。
如果根據Shroeder和Guldberg的近似，則可用下式給出壽命τgm。(1)式中，ni為本徵載流子濃度，NB為襯底雜質濃度。gm=ni8NBCFCotF(HCiCF)2----(1)]]>還有，根據壽命τgm，可導出(2)式所示的產生電流Jgen。(2)式中，Weff為有效耗盡層寬度，q為載流子具有的電荷量。
Jgem＝qnjWeff/τgm(2)如圖15所示，產生電流可分為面內分量和周邊分量，即，包括在面內的產生電流JgenA和在LOCOS分離端的產生電流Jgenp。即，利用在面內的產生電流JgenA和在選擇氧化分離端的產生電流Jgenp，由(3)式給出產生電流Jgen。Jgen=JgenpPA+JgenA----(3)]]>為了進行元件分離結構的評價測試，必須只提取例如LOCOS分離端的產生電流Jgenp。因此，改變面積和LOCOS分離端的周邊長度，根據幾個測定點作成圖15所示的曲線，根據該曲線上所描繪的直線的斜率，求出每單位長度的產生電流Jgenp。如果只是該LOCOS分離端的產生電流Jgenp變大，就意味著在LOCOS分離端產生的缺陷變多。
現有的半導體元件分離端缺陷評價測試結構存在下述問題，即如圖13所示，探針3直接接觸到所評價的區域上形成的柵極7上，所以應力加到處於柵極7下面的產生耗盡層的區域內，因此，由於新產生複合中心等，與實際使用狀態下應該測定的值相比測定誤差變大。
本發明是為了解決上述問題而完成的，其目的在於，藉助於減小在形成耗盡層的區域上所加的壓力來提高測定的準確度。
另一個目的在於，通過使分離端的周邊長度變長來提高測定精度。
與本發明的第一方面有關的半導體元件分離端缺陷評價測試結構的特徵在於備有在可以形成多個半導體元件的半導體襯底的主表面上形成的、具有把前述半導體元件分離開的足夠厚度的第1絕緣膜；在前述主表面上與前述第1絕緣膜連接而形成的厚度比前述第1絕緣膜薄的第2絕緣膜；從前述第2絕緣膜延伸到前述第1絕緣膜上而形成的電極；以及在前述第1絕緣膜上形成的、同時與前述電極電連接的用於以探針來接觸的壓焊區，前述半導體襯底在前述半導體襯底與前述壓焊區之間不加電壓時，在前述電極、前述第2絕緣膜及前述半導體襯底的層疊結構中的半導體襯底上不產生耗盡層，當施加給定電壓時，在前述層疊結構中的前述半導體襯底上產生耗盡層，同時耗盡層一直延伸到前述第1絕緣膜與前述第2絕緣膜的邊界附近之下。
與本發明的第二方面有關的半導體元件分離端缺陷評價測試結構的特徵在於，在本發明的第一方面的半導體元件分離端缺陷評價測試結構中，前述第2絕緣膜包括在前述電極下前述主表面的平面形狀互相獨立的多個區域。
與本發明的第三方面有關的半導體元件分離端缺陷評價測試結構的特徵在於，在本發明的第一方面的半導體元件分離端缺陷評價測試結構中，前述第2絕緣膜包括在前述電極下前述主表面的平面形狀為S形的區域。
與本發明的第四方面有關的半導體元件分離端缺陷評價測試結構的特徵在於，在本發明的第一方面的半導體元件分離端缺陷評價測試結構中，前述第2絕緣膜包括在前述電極下，前述第1絕緣膜與前述第2絕緣膜的邊界長度不同的對於前述主表面的面積相等的多個區域；前述電極包括對應於前述第2絕緣膜的前述多個區域設置的互相電絕緣的多個電極；前述壓焊區包括對應於前述多個電極設置的多個壓焊區。
與本發明的第五方面有關的半導體元件分離端缺陷評價測試結構的特徵在於，在本發明的第一方面的半導體元件分離端缺陷評價測試結構中，在前述電極附近還備有與前述半導體襯底的前述主表面進行電連接用的連接裝置，把前述壓焊區與前述半導體襯底之間施加的電壓通過前述連接裝置施加到前述半導體襯底上。
與本發明的第六方面有關的利用半導體元件分離端缺陷評價測試結構的評價方法包括準備半導體襯底的工序、產生耗盡層的工序和測定工序，上述準備半導體襯底的工序包括準備在主表面上可以形成多個半導體元件的半導體襯底，該襯底備有在前述主表面上形成的具有把前述半導體元件分離開的足夠厚度的第1絕緣膜；在前述主表面上與前述第1絕緣膜連接而形成的厚度比前述第1絕緣膜薄的第2絕緣膜；從前述第2絕緣膜上蓋在前述第1絕緣膜上形成的電極以及在前述第1絕緣膜上形成的同時與前述電極電氣連接的壓焊區；上述產生耗盡層的工序是把探針接觸到前述壓焊區上，在前述電極與前述半導體襯底之間施加給定電壓，利用給定的電壓產生一直到前述第1絕緣膜與前述第2絕緣膜的邊界附近之下的耗盡層；上述測定工序是測定從產生耗盡層之後直到達到平衡狀態的時間。
與本發明的第七方面有關的利用半導體元件分離端缺陷評價測試結構的評價方法的特徵在於，在本發明的第六方面的半導體元件分離端缺陷評價測試方法中，前述第2絕緣膜包括在前述電極下的前述第1絕緣膜與前述第2絕緣膜的邊界長度不同的、對於前述主表面的面積相等的多個區域；前述電極包括對應於前述第2絕緣膜的前述多個區域設置的互相電絕緣的多個電極；前述壓焊區包括對應於前述多個電極設置的多個壓焊區；在前述測定工序中，能夠通過一次測定，從與前述多個壓焊區接觸的多個探針收集參數不同的多個數據。
圖1是表示本發明實施例1的半導體元件分離端缺陷評價測試結構的構成的剖面斜視圖；圖2是表示把C-t測定器連接到本發明實施例1的半導體元件分離端缺陷測試結構上的狀態的方框圖；圖3是表示把各種功能附加到圖2中C-t測定器上時的系統結構的方框圖；圖4是表示形成耗盡層的區域的長度對面積之比與缺陷密度之間的關係曲線；圖5是表示本發明實施例2的半導體元件分離端缺陷評價測試結構的構成的布局圖；圖6是表示實施例2的半導體元件分離端缺陷評價測試結構的另一例的布局圖；圖7是表示本發明實施例3的半導體元件分離端缺陷評價測試結構的構成的布局圖；圖8是表示本發明的實施例3的半導體元件分離端缺陷評價測試結構的另一例的布局圖；圖9是表示本發明實施例4的半導體元件分離端缺陷評價測試結構的構成的布局圖；圖10是表示本發明實施例4的半導體元件分離端缺陷評價測試結構的另一例的布局圖；圖11是表示晶片與探針之關係的俯視圖；圖12是表示把圖11所示的晶片中與探針接觸的半導體晶片部分放大後的斜視圖；圖13為用圖12中用4 4線表示的區域的向視剖面圖；圖14是表示C-t測定法中電容量與時間關係之概要的曲線圖；圖15是表示形成耗盡層的區域的長度對面積之比與產生電流之間的關係的曲線圖。
實施例1圖1是表示本發明實施例1的半導體元件分離端缺陷評價測試結構的構成的剖面斜視圖。
圖1中，1為例如由矽單晶形成的晶片，5為在晶片1的主表面上形成的用於分離存在於晶片1的主表面上的半導體元件的場氧化膜元件分離結構，6為與場氧化膜元件分離結構5連接形成的比該場氧化膜薄的柵極絕緣膜、7為從柵極絕緣膜6的上部蓋在場氧化膜元件分離結構5的上部的由多晶矽形成的柵極，10為在場氧化膜元件分離結構上形成的用於實現與電極7電氣連接的鋁布線結構，10a為把鋁布線結構10與柵極7連接起來的鋁接點，11為在場氧化膜元件分離結構5的上部形成的與鋁布線結構10電連接的鋁壓焊區。在這裡，場氧化膜元件分離結構5與柵極絕緣膜6的邊界相當於半導體元件分離端。場氧化膜元件分離結構5及柵極絕緣膜6由例如把晶片1氧化了的氧化矽形成。由該柵極絕緣膜6、柵極7和柵極絕緣膜6之下的晶片1構成的層疊結構形成MIS結構。
在鋁壓焊區11與晶片1之間不加電壓時，在該層疊結構中的柵極絕緣膜6正下方的晶片1上不產生耗盡層。在晶片1與鋁壓焊區11之間施加給定電壓時，與圖13所示相同，在該層疊結構中的柵極絕緣膜6正下方的晶片1上產生耗盡層，同時，一直延伸到場氧化膜元件分離結構5與柵極絕緣膜6的邊界附近之下的晶片1上。
鋁壓焊區11是與探針3接觸用於在柵極7與晶片1之間施加電壓的部件。因為鋁壓焊區11設置在場氧化膜元件分離結構5上，所以，即使通過探針3在鋁壓焊區11上施加壓力，加在位於柵極絕緣膜6之下形成晶片1的耗盡層的區域上的應力也較小，由該應力產生的成為複合中心等的誤差的原因減少，故能校正實際使用狀態與測定狀態之差異，能夠提高測定值的準確度。
再者，在該實施例1中，雖然在柵極絕緣膜6之下的晶片1中雜質濃度不變，但是，也可在形成阱區等改變雜質濃度的情況下得到與上述實施例同樣的效果。
圖2是表示把C-t測定器連接到半導體元件分離端缺陷測定結構上的狀態的方框圖。如圖1所示，準備好把在場氧化膜元件分離結構5上形成的鋁壓焊區11與柵極7連接起來那樣的半導體元件分離端缺陷評價測試結構。其次，使C-t測定器12的探針3保持與鋁壓焊區11接觸的狀態。而且，在柵極絕緣膜6之下不產生耗盡層的狀態下，C-t測定器12在把高頻信號提供到柵極7上以後測定由柵極絕緣膜6、柵極7及晶片1形成的電容器的電容量。該電容量相當於(1)式中的氧化膜電容量CO。
其次，C-t測定器12在施加疊加了高頻信號的階躍電壓從而瞬時地產生了深耗盡層以後，測定這時的起始電容量ci。進而，經過時間tF、測定達到平衡時的平衡電容量CF。
再者，為了求出分離端的產生電流Jgenp，必須改變參數而進行多次測定，因此，如圖3所示，備有能夠收集從測定器12得到的信息的數據收集器13是有效的。
圖3中，壽命計算功能14根據C-t測定器12輸出的信息計算壽命。作為該信息，也可利用數據收集器13中收集的信息。關於成為測定對象的半導體元件分離端缺陷評價測試結構，預先可以把本徵載流子濃度ni及襯底雜質濃度NB之值提供給壽命計算功能14，就能例如根據(1)式計算壽命τgm。
圖3中，產生電流計算功能15根據C-t測定器12輸出的信息計算產生電流。作為該信息，可以利用數據收集器13收集的數據和壽命計算功能14輸出的信息。關於成為測定對象的半導體元件分離端缺陷評價測試結構，預先可以把有效耗盡層寬度Weff和載流子的電荷量q提供給產生電流計算功能15，根據(2)式計算產生電流Jgen。而且，預先把有關柵極絕緣膜6的平面形狀的數據提供給產生電流計算功能15，求出多個產生電流Jgen，可以根據圖15所示曲線上所描繪的直線的斜率，求出分離端的產生電流Jgenp。
圖3中，缺陷密度計算功能16根據C-t測定器12輸出的信息計算缺陷密度。缺陷密度的計算，例如可通過後述的(4)式來進行。再者，(4)式中，σT表示捕獲截面積，Ven表示熱速度。在(4)式的計算中所使用的壽命τgm可以利用壽命計算功能14的輸出。NT=1TVengm----(4)]]>而且，如圖4所示，因為在缺陷密度NT中有柵極絕緣膜6的正下方面內的缺陷密度NTA和場氧化膜元件分離結構5的端部正下方的缺陷密度NTP，所以，缺陷密度計算功能16根據多個數據求出端部正下方的缺陷密度NTP。
實施例2其次，利用圖5說明本發明實施例2的半導體元件分離端缺陷評價測試結構。圖5是表示本發明實施例2的半導體元件分離端缺陷評價測試結構的構成的布局圖。圖5中，17為在場氧化膜元件分離結構5之上形成的柵極，19為在場氧化膜元件分離結構5之上形成的與柵極17電氣絕緣的柵極，21為在場氧化膜元件分離結構5之上形成的與柵極17及柵極19電氣絕緣的柵極，18、20、22分別為在柵極17、19、21之下與場氧化膜元件分離結構5連接形成的比場氧化膜元件分離結構5薄的氧化膜的多個區域。在這些場氧化膜元件分離結構5及柵極絕緣膜6之下，存在圖1所示的晶片1。
柵極絕緣膜6的各區域18、20、22分別呈橫向長度為L1與縱向長度為L2，橫向長度為L3與縱向長度為L4，橫向長度為L5與縱向長度為L6的矩形平面形狀。這時，設定長度L1為4，長度L2～L6分別設定為4、6、2、7及1。
因而，區域18、20、22的周長都相同。另一方面，假定區域18的面積為16，則區域20的面積為12，區域22的面積為7。
關於柵極17的延長部17a，雖然省略了其圖示，但它最終連接到與圖1中鋁壓焊區11相同的鋁壓焊區上。柵極19的延長部19a連接到與柵極17所連接的不同的鋁壓焊區上。柵極21的延長部21a連接到與柵極17及19所連接的鋁壓焊區不同的鋁壓焊區上。當然，這些鋁壓焊區在場氧化膜元件分離結構5之上形成。
通過對這些區域18、20、22同時測定產生電流Jgen，在一次測量中可以得到具有3個不同參數的數據，根據這些數據可以求出場氧化膜元件分離端上的產生電流Jgenp，能夠減少測定次數。
圖6是表示本發明實施例2的半導體元件分離端缺陷評價測試結構的構成的另一例的布局圖。圖6中，25為在場氧化膜元件分離結構5之上形成的與柵極17電氣絕緣的柵極，27為在場氧化膜元件分離結構5之上形成的與柵極17及柵極25電氣絕緣的柵極，26、28分別為在柵極17、25、27之下連接到場氧化膜元件分離結構5上形成的比場氧化膜元件分離結構5薄的柵極絕緣膜的多個區域，其它與圖5中的符號相同的部分相當於圖5中的對應部分。再者，作為被場氧化膜元件分離結構5分離的元件，例如有MIS電晶體。
柵極絕緣膜的區域26、28分別呈橫向長度為L7與縱向長度為L8、橫向長度為L9與縱向長度為L10的矩形平面形狀。這時，設定長度L1為4，長度L2、L7～L10分別設定為4、8、2、16及1。
因而，區域18、26、28的面積都相同，另一方面，假定區域18的周長為16，則區域26的周長為20，區域28的周長為34。
柵極25的延長部25a連接到與柵極17所連接的不同的鋁壓焊區上。還有，柵極27的延長部27a連接到與柵極17及25所連接的鋁壓焊區不同的鋁壓焊區上。
通過對這些區域18、20、22同時測定產生電流Jgen，在一次測量中可以得到具有3個不同參數的數據，根據這些數據可以求出在面內的產生電流JgenA。根據該產生電流JgenA，可以間接地求出場氧化膜元件分離端上的產生電流Jgenp，能夠減少測定次數。
再者，在實施例2中的柵極絕緣膜各區域，雖然使用了矩形作為平面形狀，但也可以是其它形狀，也能得到與實施例2同樣的效果。
實施例3其次，利用圖7說明本發明實施例3的半導體元件分離端缺陷評價測試結構。圖7是表示本發明實施例3的半導體元件分離端缺陷評價測試結構的布局圖。圖7中，30為在場氧化膜元件分離結構5之上形成的柵極，31a～31c為與場氧化膜元件分離結構5連接而形成的比該場氧化膜薄的氧化膜區域。成為評價對象的柵極絕緣膜31由寬度為L11、長度為L12的矩形區域31a～31c構成。還有，柵極30的延長部30a連接到設置在場氧化膜元件分離結構5上的鋁壓焊區上，在那裡與探針進行電連接。在這些場氧化膜元件分離結構5及柵極絕緣膜31之下，存在著圖1所示那樣的晶片1。
由於利用實施例1的半導體元件分離端缺陷評價測試結構提高了測定準確度，所以，其它原因所引起的測定值的誤差變得顯著。因此，在評價半導體元件分離端缺陷的情況下使分離端的長度變長時，與面內的產生電流相比分離端的產生電流變大，從而提高了評價精度。
在這裡，通過把柵極絕緣膜31分割成圖7所示的大體平行的多個區域31a～31c，使柵極絕緣膜31端部長度對柵極絕緣膜31的面積之比變大，從而提高評價精度。
再者，如圖8所示，通過使柵極絕緣膜41在柵極40之下呈S形，能具有與對區域進行分割時相同的效果。在此情況下，如果長度L15與長度L12相等、寬度(L14-L13)/2等於寬度L11，則寬度為L13×2的區域對於提高評價精度是有利的。
實施例4其次，利用圖9說明本發明實施例4的半導體元件分離端缺陷評價測試結果。圖9中，50A、50B分別為在場氧化膜元件分離結構5之上形成的柵極，51a～51c為連接到場氧化膜元件分離結構5上形成的比該場氧化膜薄的氧化膜區域，52a～52c為在柵極50A、50B兩側形成的鋁布線結構，53為把在形成了氧化膜的區域51a～51c之下的晶片與鋁布線結構52a～52c電連接起來的接點。柵極50A、50B的延長部50Aa、50Ba電連接到設置在場氧化膜元件分離結構5上各自的鋁壓焊區上。
由於利用實施例1的半導體元件分離端缺陷評價測試結構提高了測定準確度，所以，其它原因所引起的測定值的誤差變得顯著。因此，通過在柵極50A、50B附近設置接點53、使柵極50A、50B附近晶片的電位分布變得均勻，從而即使把柵極氧化膜分割成多個區域，各區域的產生電流也能變得均勻，使得測定值的誤差減小，提高了準確度。成為評價對象的部分為區域51a～51c與柵極50A、50B重疊的部分。通過在柵極50A、50B附近設置接點53，能夠減小柵極50A、50B之間電阻值的影響，可以提高評價的準確度。
再者，如圖10所示，通過用鋁布線結構54把多個柵極50A、50B連接起來，使得從測定對象得到的測定值變大，也能夠提高評價的精度。在這裡，通過通路接點55把鋁布線結構54連接到控制電極50A、50B上，鋁布線結構54的延長部54a電氣連接到在場氧化膜元件分離結構5之上形成的鋁壓焊區上。
在此情況下，因為把接點53設置在控制電極50A、50B附近，所以，與單純增大柵極面積的情況相比，柵極內電位的分布變得均勻了，能夠準確地進行測量。
還有，在上述各實施例中，作為半導體元件分離結構雖然是對使用場氧化膜加以說明的，但是，並不局限於氧化膜。還有，關於場氧化膜元件分離結構之間的柵極絕緣膜，為了得到上述效果，也不局限於氧化膜，只要能夠使柵極與半導體襯底(晶片)絕緣即可。
如上所述，如果採用本發明第1方面的半導體元件分離端缺陷評價測試結構，則因為能在評價時使探針與壓焊區接觸而施加電壓，所以在利用C-t測定法時，由於在成為評價對象的第2絕緣膜下及第1絕緣膜與第2絕緣膜的邊界附近下的半導體區域內施加的應力變小，故具有能進行正確評價的效果。
如果採用本發明第2方面的半導體元件分離端缺陷評價測試結構，則通過把柵極下的第2絕緣膜分割成多個區域，能夠使成為評價對象的半導體元件分離端長度對面積之比變大，在利用C-t測定法時，使根據面積產生的產生電流減小，同時使在半導體元件分離端產生的產生電流變大，具有能提高測定精度的效果。
如果採用本發明第3方面的半導體元件分離端缺陷評價測試結構，則通過使柵極下的第2絕緣膜的平面形狀做成S形以便把邊界線的長度變長，在利用C-t測定法時，使在半導體元件分離端產生的產生電流變大，具有能提高測定精度的效果。
如果採用本發明第4方面的半導體元件分離端缺陷評價測試結構，則通過對第2絕緣膜的多個區域應用C-t測定法，可以從各個區域得到各自的數據，因為這些數據是與邊界長度有關的參數不同的數據，所以利用這些數據能夠把與第1及第2絕緣膜的邊界產生電流有關的信息分離開來，通過同時對這些區域進行測定，具有能減少測定次數的效果。
如果採用本發明第5方面的半導體元件分離端缺陷評價測試結構，則通過設置在柵極附近的連接裝置將電壓施加到半導體襯底上，所以使半導體襯底的電位分布變得均勻，具有能提高測定準確度的效果。
如果採用本發明第6方面的利用半導體元件分離端缺陷評價測試結構的評價方法，則因為不是使探針直接接觸到柵極上，而是使探針接觸到壓焊區上，所以在成為評價對象的第2絕緣膜下及第1絕緣膜與第2絕緣膜的邊界附近下的半導體區域內施加的應力變小，故具有能進行正確評價的效果。
如果採用本發明第7方面的利用半導體元件分離端缺陷評價測試結構的評價方法，則通過從多個探針的一次測量，收集參數不同的多個數據，具有能減少測定次數的效果。
權利要求
1.一種半導體元件分離端缺陷評價測試結構，其特徵在於備有在可以形成多個半導體元件的半導體襯底的主表面上形成的、具有把所述半導體元件分離開的足夠厚度的第1絕緣膜，在所述主表面上與所述第1絕緣膜連接而形成的、厚度比所述第1絕緣膜薄的第2絕緣膜，從所述第2絕緣膜上延伸到所述第1絕緣膜上而形成的電極，在所述第1絕緣膜上形成的、同時與所述電極電氣連接的用於以探針來接觸的壓焊區；所述半導體襯底在所述半導體襯底與所述壓焊區之間不加電壓時，在所述電極、所述第2絕緣膜及所述半導體襯底的層疊結構中的半導體襯底上不產生耗盡層，當施加給定電壓時，在所述層疊結構中的所述半導體襯底上產生耗盡層，同時耗盡層一直延伸到所述第1絕緣膜與所述第2絕緣膜的邊界附近之下。
2.根據權利要求1中所述的半導體元件分離端缺陷評價測試結構，其特徵在於，所述第2絕緣膜包括在所述電極下所述主表面的平面形狀互相獨立的多個區域。
3.根據權利要求1中所述的半導體元件分離端缺陷評價測試結構，其特徵在於，所述第2絕緣膜包括在所述電極下所述主表面的平面形狀為S形的區域。
4.根據權利要求1中所述的半導體元件分離端缺陷評價測試結構，其特徵在於，所述第2絕緣膜包括在所述電極下所述第1絕緣膜與所述第2絕緣膜的邊界長度不同的、對於所述主表面的面積相等的多個區域；所述電極包括對應於所述第2絕緣膜的所述多個區域設置的互相電絕緣的多個電極；所述壓焊區包括對應於所述多個電極設置的多個壓焊區。
5.根據權利要求1中所述的半導體元件分離缺陷評價測試結構，其特徵在於，還備有與所述半導體襯底的所述主表面進行電連接用的連接裝置；把所述壓焊區與所述半導體襯底之間施加的電壓通過所述連接裝置施加到所述半導體襯底上。
6.一種利用半導體元件分離端缺陷評價測試結構的評價方法，其特徵在於，包括準備半導體襯底的工序、產生耗盡層的工序和測定工序，上述準備半導體襯底的工序包括準備在主表面上可以形成多個半導體元件的半導體襯底，該襯底備有在所述主表面上形成的具有把所述半導體元件分離開的足夠厚度的第1絕緣膜，在所述主表面上與所述第1絕緣膜連接而形成的厚度比所述第1絕緣膜薄的第2絕緣膜，從所述第2絕緣膜延伸到所述第1絕緣膜上形成的電極，以及在所述第1絕緣膜上形成的、同時與所述電極電氣連接的壓焊區；上述產生耗盡層的工序是把探針接觸到所述壓焊區上，在所述電極與所述半導體襯底之間施加給定電壓，利用給定的電壓產生一直到所述第1絕緣膜與所述第2絕緣膜的邊界附近之下的耗盡層；上述測定工序是測定從產生耗盡層直到達到平衡狀態的時間。
7.根據權利要求6中所述的利用半導體元件分離端缺陷評價測試結構的評價方法，其特徵在於，所述第2絕緣膜包括在所述電極下的所述第1絕緣膜與所述第2絕緣膜的邊界長度不同的、對於所述主表面的面積相等的多個區域；所述電極包括對應於所述第2絕緣膜的所述多個區域設置的互相電絕緣的多個電極；所述壓焊區包括對應於所述多個電極設置的多個壓焊區；在所述測定工序中，能夠通過一次測定，從與所述多個壓焊區接觸的多個探針收集參數不同的多個數據。
全文摘要
提高用C－t測定法評價半導體元件分離端缺陷的測試結果之準確度。把鋁壓焊區設置到場氧化膜元件分離結構5之上。通過鋁布線結構10等把鋁壓焊區11與柵極7電連接起來。測定時使探針3接觸到壓焊區11上來施加電壓。通過使探針3不直接接觸柵極7,使得應力不加到產生耗盡層的柵極絕緣膜6之下的區域內。
文檔編號G01R31/28GK1183639SQ9711457
公開日1998年6月3日 申請日期1997年7月14日 優先權日1996年11月22日
發明者木村幹廣, 關根正廣 申請人:三菱電機株式會社