時序路徑上保持時間的調節裝置與方法
2023-06-09 18:50:11
專利名稱：時序路徑上保持時間的調節裝置與方法
技術領域：
本發明是關於時序路徑上保持時間的調節裝置與方法，特別是不同晶片間同一時序路徑上保持時間的調節裝置與方法。
背景技術：
由於模擬電路不能隨著集成電路製造工藝尺寸的縮小而等比例縮小，所以當集成電路製造工藝越來越先進的時候，用相同工藝在同一顆晶片上實現數模混合片上系統的成本反而越來越不優化。為解決這一問題，一種方法是基於晶片堆疊技術把片上系統中的數字邏輯單元和模擬電路分開，其中面積能夠隨著工藝尺寸縮小而等比例縮小的數字邏輯單元實現在先進的小尺寸工藝晶片上，面積不能隨著工藝尺寸縮小而等比例縮小的模擬電路實現在折舊完畢且價格低廉的大尺寸工藝晶片上，然後用微控制器標準系統總線做管腳互連上下堆疊的這兩顆晶片。為使兩個不同層上的晶片能進行正常數據通信，需保證不同層上晶片間同一時序路徑上保持時間準確，這也是目前阻礙晶片堆疊技術發展的一個重要問題。
發明內容
本發明的一個目的在於提供片上系統的時序路徑上保持時間的調整裝置與方法，其可使不同晶片間的同一時序路徑上保持時間滿足正確時序的要求。本發明提供一種時序路徑上保持時間的調整裝置，該時序路徑是片上系統中不同晶片間的同一時序路徑。保持時間的調整裝置包含設置於這些晶片中一者上的保持時間延時裝置，該保持時間延時裝置選擇給時序路徑中的數據路徑上加上不同的延時；以及設置於這些晶片中其它者上的保持時間校驗裝置，該保持時間校驗裝置使用亂序邏輯校驗時序路徑的保持時間是否滿足正確時序需要。保持時間延時裝置基於保持時間校驗裝置的校驗結果調整延時直至滿足正確時序需要。本發明中，保持時間延時裝置與片上系統的主微控制器內核設置在同一個晶片上。保持時間延時裝置包含一多路選擇器，該多路選擇器設置在所述時序數據路徑上，且位於晶片的輸入輸出管腳和組合邏輯之間。多路選擇器的選擇端連接至所述片上系統的保持時間延時選擇特殊功能寄存器的輸出端，數據輸入端0-n(n ^ 2)分別連接I至n+1個串聯的延時單元。當校驗結果顯示保持時間不滿足正確時序需要時，保持時間延時選擇特殊功能寄存器自增I。保持時間的最大延時為時序路徑中時鐘路徑的最大延時減去時序路徑中數據路徑的最小延時。保持時間校驗裝置與片上系統的主微控制器內核設置在不同的晶片上。保持時間校驗裝置包含至少兩個可讀寫的亂序邏輯結果特殊功能寄存器組成，至少兩個亂序邏輯結果特殊功能寄存器共用一個上電復位信號；各特殊功能寄存器的時鐘輸入連至所述片上系統上一個亂序邏輯輸入時鐘特殊功能寄存器的輸出，數據輸入分別連至邏輯「O」或者邏輯「I」。
本發明還提供了一種時序路徑上保持時間的調整方法，該時序路徑是片上系統中不同晶片間的同一時序路徑。本發明方法包含於晶片中一者上選擇給時序路徑中的數據路徑上加上不同的延時，於晶片中其它者上使用亂序邏輯校驗時序路徑的保持時間是否滿足正確時序需要；及調整延時直至滿足正確時序。本發明中，使用一保持時間延時裝置施加所述延時,所述保持時間延時裝置包含一多路選擇器，該多路選擇器設置在所述時序數據路徑上，且位於晶片的輸入輸出管腳和組合邏輯之間。本發明中，所述多路選擇器的選擇端連接至所述片上系統的保持時間延時選擇特殊功能寄存器的輸出端，所述多路選擇器的數據輸入端ο-η (η ^ 2)分別連接I至n+1個串聯的延時單元。當所述校驗結果顯示所述保持時間不滿足正確時序需要時，保持時間延時選擇特殊功能寄存器自增I。所述保持時間的最大延時為所述時序路徑中時鐘路徑的最大延時減去所述時序路徑中數據路徑的最小延時。
本發明調整方法使用一保持時間校驗裝置進行所述校驗。所述保持時間校驗裝置包含至少兩個可讀寫的亂序邏輯結果特殊功能寄存器組成，所述至少兩個亂序邏輯結果特殊功能寄存器共用一個上電復位信號；各亂序邏輯結果特殊功能寄存器的時鐘輸入連至所述片上系統上一個亂序邏輯輸入時鐘特殊功能寄存器的輸出，數據輸入分別連至邏輯「O」或者邏輯「I」。本發明調整方法進一步包含給片上系統上電，翻轉所述亂序邏輯輸入時鐘特殊功能寄存器；檢測亂序邏輯結果特殊功能寄存器的輸出值是否等於其輸入端的值。相較於現有技術，本發明的保持時間的調整裝置與方法可動態調整不同晶片間同一時序路徑上的保持時間直至其滿足正確時序的要求，從而保證數據傳輸的正確性。相應的堆疊片上系統具有高性價比和穩定的數據傳輸。
圖1是一堆疊片上系統的結構示意圖；圖2是圖1中堆疊片上系統中頂層晶片和底層晶片進行數據通信時的系統時鐘樹的結構圖；圖3是兩層晶片間數據基於輸入輸出串行時鐘傳輸的數據路徑和時鐘路徑示意圖；圖4是頂層與底層晶片間數據基於輸入輸出串行時鐘傳輸的時序圖；圖5是應用根據本發明一實施例的保持時間延時裝置的數據基於輸入輸出串行時鐘傳輸的數據路徑和時鐘路徑的示意圖；圖6是根據本發明一實施例的保持時間校驗裝置的結構示意圖；圖7是根據本發明一實施例的調節保持時間的方法。
具體實施例方式為更好地理解本發明的精神，以下結合本發明的部分優選實施例對其作進一步說明。圖1是一堆疊片上系統10的結構示意圖。如圖1所示，在該堆疊片上系統10中，在頂層(top die)晶片12中實現的是高速模塊，例如SRAM120、非易失性存儲器121、數字外設122、CPU或GPU 123、片上時鐘124、標準系統總線125。而在底層(bot die)晶片14中實現的是一些低速模塊，例如中斷管理140、電源管理141、模擬外設142、輸入輸出PAD143、標準系統總線144。頂層晶片12和底層晶片14的連接是通過由微控制器標準系統總線做成的輸入輸出管腳16上下互連的。圖2是圖1中堆疊片上系統10中頂層晶片12和底層晶片14進行數據通信時的系統時鐘樹(clock tree) 20的結構圖。頂層晶片12上的模塊大多是運行速度比較快的模塊，且嵌入式微處理器內核(CPU或GPU)也設置在頂層晶片12。所以，將系統時鐘源22放在頂層晶片12中可方便直接由微控制器內核訪問高速模塊使用。系統時鐘源22產生的時鐘波形通過時鐘樹20傳輸到需要時鐘的時序單元24。底層晶片14都是些低速外設模塊，系統時鐘源22產生的時鐘波形，經過時鐘分頻器26後，產生輸入輸出串行時鐘，其通過頂層晶片12的接口(如PAD1)128傳到底層晶片14的接口(如PAD2)148上。而這兩個接口是通過引線鍵合(wire bonding)或矽通孔技術(TSV)連接。輸入輸出串行時鐘是在上、下晶片間進行數據通信時的同步時鐘信號，頂層晶片12的輸入輸出串行時鐘通過頂層接口(PADl) 128和連接引線，傳輸到底層晶片14，再通過底層的時鐘樹20，傳輸到需要時鐘信號的時序單元24。圖3是兩層晶片間數據基於輸入輸出串行時鐘18傳輸的數據路徑21和時鐘路徑23示意圖。如圖3所示，數據路徑21如下輸入輸出串行時鐘(I0_MUX_clkl) 18觸發頂層晶片12中的一個時序邏輯210的時鐘埠 128後，輸出端(Ql)211經過一段時間(t0)的組合邏輯212延時後達到頂層晶片12上的輸入輸出管腳16，如I0_PAD1，I0_PAD1的內部延時為時間t2。然後經過堆疊晶片10間的引線傳輸到底層晶片14上的輸入輸出管腳16，如I0_PAD2，I0_PAD2的內部延時為t3，之後再經過tl時間的組合邏輯212的延時達到底層時序邏輯212的數據埠 213，如D2。時鐘路徑23則如下輸入輸出串行時鐘18經過內部延時為t4的緩衝器231，然後達到頂層晶片12上的輸入輸出管腳16，如I0_PAD3，其內部延時為t6，通過引線連接到底層晶片14上的輸入輸出管腳16，I0_PAD4上，其內部延時為t7，再經過延時為t5的另一緩衝器231到達底層時序邏輯212的時鐘埠 233，如clk2。圖4是頂層與底層晶片12、14間數據基於輸入輸出串行時鐘18傳輸的時序圖。如圖4所示，當t0+t2+t3+tl > t4+t6+t7+t5，底層數據埠 213，D2上的數據不會被時序邏輯212在時鐘邊緣edgeO鎖存，時序正確。然而，當t0+t2+t3+tl < t4+t6+t7+t5，D2的數據在時鐘邊緣edgeO會被時序邏輯212採集到，導致保持時間錯誤。直接後果就是堆疊式片上系統10中不同層晶片間無法進行正常的數據通信。根據本發明實施例的不同晶片間同一時序路徑上保持時間的調節裝置和方法可以解決上述問題。該保持時間的調節裝置與方法可動態調節不同晶片間同一條時序路徑上的保持時間，直至該保持時間正確，從而保證不同晶片間數據通信的正常進行。在一實施例中，該保持時間的調節裝置包含設置於一片上系統一晶片上的保持時間延時裝置和設置於不同於該晶片的其它晶片上的保持時間延時校驗裝置。圖5是應用根據本發明一實施例的保持時間延時裝置30的數據基於輸入輸出串行時鐘18傳輸的數據路徑21和時鐘路徑23的示意圖。如圖5所示，在頂層晶片12的輸入輸出管腳16，如I0_PAD1之前設置一個多路選擇器32，多路選擇器32的選擇端(sel)連接片上系統10的「保持時間延時選擇特殊功能寄存器(SFR) 」的輸出。該特殊功能寄存器與片上系統10的微控制器內核，如主微控制器內核設置在相同的晶片上，如頂層晶片12。為獲得不同保持時間的需求，多路選擇器32可有O至η個輸入端，n ^ 2,具體選擇時需要綜合考慮晶片面積問題，η越大，所佔面積越大，但動態調節準確率越高。每一輸入端連接至少一延時單元36，各個輸入端和組合邏輯212輸出之間的延時各不相同以獲得不同的保持時間。具體可以由微控制器內核賦以不同的值給「保持時間延時選擇特殊功能寄存器」來選擇在數據路徑21上施加不同的延時來滿足不同晶片間同一條時序路徑上保持時間的要求。例如在本實施例中，第一個輸入端O前連接一個延時單元DelO-1，第二個輸入端I前連接一個延時單元Dell-1和一個延時單元Dell-2，Dell-1與Dell_2串聯。以此類推，第n+1個
輸入端η前連接n+1個串聯在一起的延時單元，分別為Deln-1、Deln-2、......Deln- (n+1)。
DelO-U Dell-1、Del2_l......Deln-1的另一端分別連到頂層組合邏輯212的輸出上。即 對每一輸入端，依次增加其連接的延時單元36的數量，連接同一輸入端的延時單元36串聯在一起；從而使得頂層組合邏輯212至多路選擇器32的各輸入端具有不同的延時。其中在頂層的一輸入輸出管腳16，如I0_PAD1和頂層組合邏輯212之間加入的最大延時是Tsssss (t4+t6+t7+t5) -Tfffff (t0+t2+t3+tl)，Tsssss 是兩個晶片 12、14 處於最差情況下，即t4+t6+t7+t5達到最大Jfffff是兩個晶片處於最好情況下，即t0+t2+t3+tl達到最小。圖6是根據本發明一實施例的保持時間校驗裝置40的結構示意圖。如圖6所示，該保持時間延時校驗裝置40是一設在底層晶片14上的一個亂序邏輯模塊40，即該亂序邏輯模塊40與片上系統10的主微控制器內核設置在不同晶片上。該亂序邏輯模塊40包含一個亂序邏輯輸入時鐘400，是片上系統10上的一個亂序邏輯輸入時鐘特殊功能寄存器(未示出)的輸出。同樣，該特殊功能寄存器與片上系統10的微控制器內核設在不同的晶片上，由微控制器內核基於晶片間輸入輸出串行傳輸時鐘18訪問。亂序邏輯輸入時鐘400進一步連接η個共用一上電復位信號的亂序邏輯結果特殊功能寄存器402的時鐘輸入端，且每個亂序邏輯結果特殊功能寄存器402部有一個固定值(fixecLvalue)輸入端。該固定值是片上系統10設計的時候預設的，可以是邏輯「O」或「I」。相應的，每個亂序邏輯結果特殊功能寄存器402會輸出一亂序邏輯結果。圖7是根據本發明一實施例的調節保持時間的方法。結合圖6、7，在步驟50，片上系統10上電復位之後，亂序邏輯結果特殊功能寄存器402輸出的亂序邏輯結果部被設成全「O」或者全「I」,或者是一個特定的值(reset_value),且保證reset_value不等於預設的固定值即可。在步驟52，翻轉亂序邏輯輸入時鐘特殊功能寄存器402，讀出亂序邏輯結果。例如，當亂序邏輯輸入時鐘400接收到一個有效時鐘信號，各亂序邏輯結果特殊功能寄
存器402的輸出就會發生翻轉，分別變成fixed_value_n、fixed_value_n_l、......、fixed_
value_2、fixed_value_l,片上系統10的微控制器內核會讀取該亂序邏輯結果特殊功能寄存器402中的值。在步驟54，檢測亂序邏輯結果是否等於預期的值。如果保持時間調節正確，亂序邏輯結果就能輸出與預期固定值相同的值。那麼在步驟56，片上系統10會在滿足保持時間的條件下繼續後續的數據傳輸。反之，當亂序邏輯結果不能輸出與預期固定值相同的值的話，則意味著保持時間的調節不正確，導致亂序邏輯輸入時鐘特殊功能寄存器不能被正確訪問，或亂序邏輯結果特殊功能寄存器402不能被正確訪問。需要在步驟58重新調節保持時間，即保持時間延時選擇特殊功能寄存器自動加「 1」，直至片上系統微控制器內核能夠讀出亂序邏輯結果與預期固定值相同的值。一般設置亂序邏輯結果特殊功能寄存器402的值位寬，即η的值可以是32位、64位或者96位，甚至更高。亂序邏輯結果讀出特殊功能寄存器402的位寬越大，則動態調節保持時間出錯的機率就會越小。需要注意的是，本發明的上述實施例僅用於示例而非限制，例如本發明的堆疊系 統完全可以包含更多層的晶片，本領域技術人員依據本發明的教導和啟示所作出的其它實施例均在本發明的保護之列。
權利要求
1.一種時序路徑上保持時間的調整裝置，其特徵在於，所述時序路徑是片上系統中不同晶片間的同一時序路徑；所述保持時間的調整裝置包含 設置於所述晶片上的保持時間延時裝置；該保持時間延時裝置選擇給所述時序路徑中的數據路徑上加上不同的延時；及 設置於所述晶片上的保持時間校驗裝置；所述保持時間校驗裝置使用亂序邏輯校驗所述時序路徑的保持時間是否滿足正確時序需要，所述保持時間延時裝置基於所述保持時間校驗裝置的校驗結果調整所述延時直至滿足正確時序需要。
2.如權利要求1所述的調整裝置，其特徵在於，所述保持時間延時裝置與所述片上系統的主微控制器內核設置在同一個晶片上。
3.如權利要求1所述的調整裝置，其特徵在於，所述保持時間延時裝置包含一多路選擇器，該多路選擇器設置在所述時序數據路徑上，且位於晶片的輸入輸出管腳和組合邏輯之間。
4.如權利要求3所述的調整裝置，其特徵在於，所述多路選擇器的選擇端連接至所述片上系統的保持時間延時選擇特殊功能寄存器的輸出端，所述多路選擇器的數據輸入端0-n分別連接I至n+1個串聯的延時單元；其中，η彡2。
5.如權利要求4所述的調整裝置，其特徵在於，當所述校驗結果顯示所述保持時間不滿足正確時序需要時，保持時間延時選擇特殊功能寄存器自增I。
6.如權利要求1所述的調整裝置，其特徵在於，所述保持時間的最大延時為所述時序路徑中時鐘路徑的最大延時減去所述時序路徑中數據路徑的最小延時。
7.如權利要求1所述的調整裝置，其特徵在於，所述保持時間校驗裝置與所述片上系統的主微控制器內核設置在不同的晶片上。
8.如權利要求1所述的調整裝置，其特徵在於，所述保持時間校驗裝置包含至少兩個可讀寫的亂序邏輯結果特殊功能寄存器組成，所述至少兩個亂序邏輯結果特殊功能寄存器共用一個上電復位信號；各特殊功能寄存器的時鐘輸入連至所述片上系統上一個亂序邏輯輸入時鐘特殊功能寄存器的輸出，數據輸入分別連至邏輯「O 」或者邏輯「 I 」。
9.一種時序路徑上保持時間的調整方法，其特徵在於，該時序路徑是片上系統中不同晶片間的同一時序路徑；所述保持時間的調整方法包含 於所述晶片上選擇給所述時序路徑中的數據路徑上加上不同的延時； 於所述晶片上使用亂序邏輯校驗所述時序路徑的保持時間是否滿足正確時序需要；及調整所述延時直至滿足正確時序。
10.如權利要求9所述的調整方法，其特徵在於，其使用一保持時間延時裝置施加所述延時，所述保持時間延時裝置包含一多路選擇器，該多路選擇器設置在所述時序數據路徑上，且位於晶片的輸入輸出管腳和組合邏輯之間。
11.如權利要求10所述的調整方法，其特徵在於，所述多路選擇器的選擇端連接至所述片上系統的保持時間延時選擇特殊功能寄存器的輸出端，所述多路選擇器的數據輸入端0-η (η≥2)分別連接I至n+1個串聯的延時單元。
12.如權利要求11所述的調整方法，其特徵在於，當所述校驗結果顯示所述保持時間不滿足正確時序需要時，保持時間延時選擇特殊功能寄存器自增I。
13.如權利要求9所述的調整方法，其特徵在於，所述保持時間的最大延時為所述時序路徑中時鐘路徑的最大延時減去所述時序路徑中數據路徑的最小延時。
14.如權利要求9所述的調整方法，其特徵在於，其使用一保持時間校驗裝置進行所述校驗。
15.如權利要求14所述的調整方法，其特徵在於，所述保持時間校驗裝置包含至少兩個可讀寫的亂序邏輯結果特殊功能寄存器組成，所述至少兩個亂序邏輯結果特殊功能寄存器共用一個上電復位信號；各亂序邏輯結果特殊功能寄存器的時鐘輸入連至所述片上系統上一個亂序邏輯輸入時鐘特殊功能寄存器的輸出，數據輸入分別連至邏輯「O」或者邏輯「1」。
16.如權利要求15所述的調整方法，其特徵在於，進一步包含 所述片上系統上電； 翻轉所述亂序邏輯輸入時鐘特殊功能寄存器； 檢測所述亂序邏輯結果特殊功能寄存器的輸出值是否等於其輸入端的值。
全文摘要
本發明是關於時序路徑上保持時間的調節裝置與方法，該時序路徑是片上系統中不同晶片間的同一時序路徑。本發明保持時間的調整裝置包含設置於這些晶片中一者上的保持時間延時裝置，該保持時間延時裝置選擇給時序路徑中的數據路徑上加上不同的延時；及設置於這些晶片中其它者上的保持時間校驗裝置，該保持時間校驗裝置使用亂序邏輯校驗時序路徑的保持時間是否滿足正確時序需要。保持時間延時裝置基於保持時間校驗裝置的校驗結果調整延時直至滿足正確時序需要。本發明具有高性價比和數據傳輸穩定等優點。
文檔編號G06F1/12GK103019303SQ20121057319
公開日2013年4月3日 申請日期2012年12月26日 優先權日2012年12月26日
發明者景蔚亮 申請人:上海新儲集成電路有限公司