Cmos結構和處理cmos結構的方法以及包括至少cmos電路的處理器的製作方法

2023-05-29 05:06:56 2

專利名稱：Cmos結構和處理cmos結構的方法以及包括至少cmos電路的處理器的製作方法
技術領域：
本發明涉及電子器件。具體而言，涉及具有包含高k介質的柵極介質 以及包含金屬的柵極的CMOS結構。本發明還涉及調整閾值電壓以適合高 性能操作的方法。
背景技術：
當今集成電路包括大量的器件。較小的器件以及縮小原則是提高性能 和降低成本的關鍵。隨著FET (場效應電晶體)器件的按比例縮小，技術 變得更加複雜，需要改變器件結構以及新的製造方法以保持器件從一代到 下一代的希望的性能提高。微電子技術的主要材料是矽(Si),或更廣泛 地，Si基材料。除其它的材料之外， 一種用於微電子技術的重要非Si基材 料是矽-鍺(SiGe)合金。典型地，本公開的實施例中的器件是單晶、Si 基材料器件技術的一部分。
對於深亞微米器件，難以保持性能提高。因此，提高性能而不用按比 例縮小的方法越來越受關注。希望的途徑為獲得提高的柵極介質電容而不 必實際減薄柵極介質。該方法包括使用所謂的高k材料。這樣的材料的介 電常數顯著高於Si02， SK)2的介電常數約為3.9。高k材料可以物理上顯 著地薄於氧化物，而仍然具有較低的等效氧化物厚度(EOT)的值。EOT 是本領域中公知的概念，其涉及這樣的Si02層的厚度，其具有與討論 的絕緣體層相同的單位面積電容。在當今的FET器件領域中，旨在EOT 小於2nm，優選小於lnm。
通過使用金屬柵極同樣可以提高器件性能。在鄰近柵極絕緣體的多晶 珪中的耗盡區域變成了增加柵極到溝道之間電容的障礙。解決方案是使用 金屬柵極。金屬柵極還保證了沿器件的寬度方向的良好導電性，降低了柵
極的可能的RC延遲的危險。
高性能小FET器件需要精確控制閾值電壓。隨著操作電壓減小，到 2V或小於2V,閾值電壓必須同樣下降，因此閾值的變化變得更不能忍受。 每個新部件，例如不同的柵極介質、或不同的柵極材料，都會影響閾值電 壓。有時這樣的影響對得到希望的閾值電壓值是不利的。任何可以影響閾 值電壓而對器件沒有其它影響的技術都是有用的技術。當柵極絕緣體中存 在高k介質時， 一種這樣的有用的技術是將柵極介質暴露到氧。將上述高 k材料暴露到氧，降低PFET閾值而增加NFET閾值。這種效應已被報導， 例如"2005 Symposium on VLSI Technology Digest of Technical Papers, Pg.230， by E.Cartier"。不幸的是，對於CMMOS電路，PFET和NFET 器件閾值電壓同時移動，不能容易地產生在可接受的緊範圍內的閾值。需 要這樣的結構和技術，其中可以獨立地調整一種類型的器件的閾值而不改 變另一種類型的器件的閾值。
在提高FET的性能時，常規方法為將拉伸或壓縮應力施加到器件溝 道。優選使NFET器件溝道處於拉伸應力下，使PFET器件溝道處於壓縮 應力下。希望結合高k材料和金屬柵極的閾值調整特徵與使器件溝道具有 應力。到現在為止，這樣的結構及其製造技術還未見報導。

發明內容
考慮到討論的困難，本發明的實施例公開了包括至少一個第 一類型 FET器件和至少一個第二類型FET器件的CMOS結構。所述第一類型 FET器件包括在Si基材料中的第一溝道、包含第一金屬並還可以具有帽 層的第一柵極、包含第一高k介質的第一柵極絕緣體，其中所述第一高k 介質直捲接觸所述帽層。所述第一類型FET器件還具有覆蓋所述第一柵極 和至少部分的所述第一柵極的鄰近區域的第一介質層。所述第一介質層和 所述第一溝道處於第 一應力狀態，所述第 一介質層將所述第 一應力狀態施 加到所述第一溝道上。所述第二類型FET器件包括在Si基材料中的第二 溝道、包括第二金屬的第二柵極、以及具有第二高k介質的第二柵極絕緣
體。所述第二高k介質直接接觸所述第二金屬。所述第二類型FET器件還 具有覆蓋所述笫二柵極以及至少部分的所述第二柵極的鄰近區域的第二介 質層。所述第二^h質層和所述第二溝道處於第二應力狀態，所述第二介質 層將所述第二應力狀態施加到所述第二溝道上。所述第一和第二 FET器件 的飽和閾值的絕對值小於約0.4V。
本發明的實施例還公開了一種用於製造CMOS結構的方法。所述方法 包括這樣製造第一類型FET器件形成包括第一高k介質的第一柵極絕緣 體，並且第一溝道在所述第一柵極絕緣體之下的Si基材料中。製造所述第 一類型FET器件還包括形成包括第一金屬的第一柵極。使用第一介質層覆 蓋所述第 一柵極和至少部分的所述第 一槺極的鄰近區域，其中所述第 一介 質層處於第 一應力狀態。所述第 一介質層將所述第 一應力狀態施加到所述 第一溝道上。所述方法還包括這樣製造第二類型FET器件形成包括第二 高k介質的第二柵極絕緣體、並且第二溝道在所述第二柵極絕緣體之下的 所述Si基材料中。製造所述第二類型FET器件還包括形成包括笫二金屬 的第二柵極。所述第二高k介質直接接觸所述第二金屬。所述方法還包括 將所述第一類型FET器件和所述第二類型FET器件暴露到氧。所述氧到 達所述第二柵極絕緣體的所述第二高k介質，並調整所述第二類型FET 器件的閾值電壓使其飽和閾值的絕對值小於約0.4V。同時，歸因於所述第 一介質層，阻止了氧到達所述第一柵極絕緣體的所述第一高k介質，因此 所述第一類型FET器件的閾值電壓保持不變，使得所述第一類型FET器 件的飽和閾值的絕對值同樣小於約0.4V。


通過所附詳細描述和附圖，本發明的這些和其他特徵將更加顯而易見， 其中
圖1示出了才艮據本發明的實施例的CMOS結構的示意性截面圖，該 CMOS包括壓縮或拉伸介質層、包含金屬的柵極、以及高k介質； 圖2示出了本發明的實施例的處理的初始階段的示意性截面圖3示出了本發明的實施例的處理的後續階段的示意性截面圖，其中 隔離物已被去除；
圖4示出了本發明的實施例的處理階段的示意性截面圖，其中澱積了 具有應力並阻擋氧的介質層，並將該結構暴露到氧；以及
圖5示出了包含根據本發明的實施例的至少一個CMOS電路的處理器 的,性;f見圖。
具體實施例方式
應當理解，在電子領域中場效應電晶體(FET)是/^知的。FET的標 準部件為源極、漏極、源極與漏極之間的體、以及柵極。體通常是襯底的 一部分，並且其經常被稱為襯底。柵極覆蓋體並能夠在源極與漏極之間的 體內產生導電溝道。在通常的術語中，溝道在體中。柵極通過柵極絕緣體 與體分離。存在兩種類型的FET器件空穴導電類型，稱為PFET，以及 電子導電類型，稱為NFET。通常，PFET和NFET被連接為CMOS電路。 CMOS電路包含至少一個PFET和至少一個NFET器件。在製造，或處理 時，當在同 一 晶片上將NFET和PFET器件製造在一起時，是在進行CMOS 處理和CMOS結構的製造。
在FET操作中，固有的電屬性是閾值電壓。當源極與柵極之間的電壓 超過閾值電壓時，FET能夠在源極和漏極之間輸運電流。由於閾值電壓是 器件的源極與柵極之間的電壓差，通常NFET閾值電壓是正值，而PFET 閾值電壓是負值。典型地，在電子領域需要考慮兩個閾值電壓低電壓閾 值、和飽和閾值。飽和閾值是當將高電壓施加到源極與漏極之間時的閾值 電壓，其低於低電壓閾值。通常，在技術小型化的任何一點，較高性能器 件具有比消耗更多功率的較低性能的器件低的閾值。
隨著FET器件縮放到更小的尺寸，設定閾值電壓的常規方法，即調整 體和溝道摻雜，失去了效果。在確定小FET的閾值時，柵極材料的有效功 函數、以及柵極絕緣體特性成為了重要因素。這樣的所謂的小FET具有典 型地長度小於50nm的柵極或柵極疊層，並且操作於小於約1.5V的範圍。
該柵極疊層或柵極的長度被限定為在源極與漏極之間沿器件電流流動的方
向。對於小FET，技術正朝著使用金屬柵極和用於柵極絕緣體的高k介質 的方向邁進。然而，從性能、或處理的觀點來看，特定金屬柵極與柵極絕 緣體中的特定的高k介質的最優化組合，並不會產生對NFET和PFET均 最優的閾值。
公知，將包括高k材料的柵極介質暴露到氧，可以導致器件閾值移動， 該閾值移動的方向與將柵極功函數移向P+珪功函數時的閾值移動方向相 同。這導致減小了 PFET器件閾值，也就是，使PFET器件閾值為較小的 負電壓，並且增大了 NFET器件閾值，也就是，使NFET器件閾值為較大 的正電壓。優選的，在相對低的溫度下進行這樣的氧暴露，同樣優選，在 以後不出現高溫處理。因此，這樣的閾值移動操作將出現在器件製造的後 段，典型地，在激活源極和漏極之後。該要求意味著，必須當在製造工藝 中已經進行完基本上大部分的處理時例如柵極和柵極側壁均已就位，並且 柵極絕緣體受到可能的各種材料的多個層的保護，在此時再暴露柵極介質 中的高k材料。然而，存在氧從環境到達柵極絕緣體的路徑。該路徑為通 過氧化物、Si02、基礎材料、或直接地並且橫向穿過高k材料本身。典型 地，氧化物是襯裡的材料。襯裡U本上保形澱積在所有結構之上，具體 而言在柵極和源^l/漏極區域之上，的薄絕緣層。在CMOS處理中，使用 襯裡是標準實踐。從調整器件閾值的角度，關注的特性是襯裡是否可被氧 穿透。事實上，如以前提到的，在本領域中，公知由氧擴散穿過襯裡而產 生的這樣的閾值移動。在製造了源極和漏極之後，可以分離柵極絕緣體與 環境的附加的層，是所謂的偏移(offset)隔離物。如本領域中所公知，偏 移隔離物通常在柵極的側面，對源^l/漏極擴展和暈圏注入的作用與常規隔 離物對源^L/漏極結的較深部分的作用相同。典型地，偏移隔離物可以同樣 由氧化物製造。結果，如果將FET暴露到氧，當襯裡和偏移隔離物覆蓋柵 極時，氧可以在短時間內到達柵極絕緣體，即在幾分鐘或幾小時內。然而， 在FET製造的任何給定的特定實施例中，在製造源^l/漏極之後還存在覆 蓋柵極的更多的層或更少的層，但只要它們不阻擋氧，它們就不會成為通
過氧暴露調整閾值的障礙。
優選地，如果可以分別調整不同類型的器件的閾值，意味著，需要以 使一種類型器件的闊值移動而不影響其它類型的器件的閾值的方式來使用 閾值調整技術例如氧暴露。本發明的實施例教導了這樣的選擇性調整器件
閾值，使氧擴散到一種類型的FET的柵極介質而不影響其它類型的FET。 通過不允許氧穿透的介質層覆蓋不受氧暴露影響的器件。這樣的氧阻擋介 質層可以是氮化物(SiN)。在本發明的實施例中，氮化物層不僅僅用於 阻擋氧，而且使用使氮化物層處於應力狀態的條件來澱積氮化物層，氮化 物層將該應力狀態施加到FET的溝道上。在溝道中的該應力導致較高的器 件性能。在氧暴露之後，具有改變的閾值的器件同樣接收主要用於提高其 性能的合適的應力介質層。
圖1示出了才艮據本發明的實施例的CMOS結構的示意性截面圖，該 CMOS結構包括壓縮或拉伸介質層、包含柵極的金屬、高k介質、以及適 宜於高性能的閾值。此外，圖示的結構已^L暴露到氧，並最優化了兩種器 件的閾值。
圖1圖示了形成CMOS結構的至少一個NFET和PFET器件的兩個 器件，NFET和PFET。在圖l以及下面的附圖中，沒有特別限定兩個器 件中哪一個是nfet以及哪一個是pfet。本發明的實施例包括兩種情況， 即對任一類型器件，NFET或PFET，通過氧暴露調整其闊值。因此，將 討論第一類型和第二類型器件，應理解如果第一類型是NFET，那麼第二 類型是PFET，反之亦然，如果第一類型是PFET，那麼第二類型是NFET。
應該理解，除了本發明的實施例的部件，附圖還示出了幾個其它的部 件，因為其是FET器件的標準部件。器件體50是Si基材料，典型地是單 晶矽。在本發明的代表性實施例中，Si基材料體50基本上是矽。在本發 明的示例性實施例中，器件體50是襯底的一部分。襯底可以是電子領域中 公知的任何類型，例如，體、或絕緣體上矽(SOI)、完全耗盡的、或部 分耗盡的、鰭片(FIN)型、或任何其它的類型。同樣，襯底，可以具有 各種導電類型的各種阱，位於圍繞器件體的各種嵌套位置。附圖僅示出了
電子晶片例如處理器的典型的一小部分，如波浪虛線邊界所示出的。可以
通過本領域/z^的任何方法使器件彼此分離。附圖示出了淺溝槽99隔離方 案，這是本領域中應用的典型的先進隔離技術。器件具有源極/漏極擴展 40、以;^珪化物化的源極和漏極41，並具有位於柵極疊層55、 56頂部的 矽化物42。如本領域的技術人員所了解的，這些部件全部具有其單獨的特 性。因此，在本公開的附圖中使用公共指示標號，這因為從本發明的實施 例的觀點，這樣的部件的單獨的特性沒有特別的意義。圖l示出了已經基 本上完成了源極和漏極製造時的階段。
器件具有標準側壁偏移隔離物30、 31。偏移隔離物材料的重要程度僅 為，通過氧暴露來調整其閾值電壓的第二類型的FET器件的偏移隔離物 31優選是氧可穿透的。在本領域中用於這樣的隔離物的典型材料是氧化 物。典型地，在相同的處理步驟期間，並且使用相同的材料，製造第一類 型的FET器件的隔離物30和第二類型的FET器件的隔離物31。然而， 對於本發明的代表性實施例，偏移隔離物30， 31不是必需的，甚至可以根 本不採用，或者可以在結構完成之前去除。此外，可以存在保護層，以在 標準處理期間，例如光致抗蝕劑去除期間，阻止氧穿透。
器件還示出了本領域中公知的襯裡22、 21。這樣的襯裡通常使用標準 CMOS處理。這樣的村裡的材料通常是氧化物，典型地，是二氧化矽 (Si02),但在某些情況下，為氮化物(SiN)。襯裡的常規作用是在不同 處理步驟期間，特別是在蝕刻步驟期間，保護柵極。這樣的襯裡典型地具 有選擇性蝕刻特性。第二襯裡21的材料，典型地是Si02，允許氧擴散， 提供氧到達柵極介質。在襯裡材料阻止氧擴散的情況下，例如，當襯裡由 氮化物構成時，在氧處理之前去除村裡。當氧到達柵極絕緣體ll時，其可 以使第二類型FET的閾值電壓移動希望的、預定的量。
第一類型FET器件具有第一柵極絕緣體10，而第二類型FET器件具 有第二槺極絕緣體ll。兩個柵極絕緣體包括高k介質。這樣的高k介質可 以為ZrOz、 Hf02、 A1203、 HfSiO、 HfSiON、等等、和/或其混合物。如在 本領域中所公知的，高k柵極介質的共同特性是介電常數比標準氧化物
(SK)2)柵極絕緣體材料的更大，標準氧化物(Si02)的介電常數約為3.9。 在本發明的實施例中，第 一類型FET器件的柵極絕緣體10和第二類型FET 器件的柵極絕緣體11可以包括相同的高k材料，或它們可以具有不同的 高k材料。在本發明的典型實施例中，在兩種柵極絕緣體IO、 11中存在 的公共的高k材料是Hf02。每個柵極絕緣體IO、 11，除了高k介質之夕卜， 同樣還可以包括其組件。典型地，在本發明的實施例中，在高k介質層與 器件體50之間可以存在非常薄的(小於約lnm)化學澱積的氧化物。然 而，對第一或第二柵極絕緣體IO、 11，除了簡單包含高k介質的結構外， 任何或所有內部結構、或預設的任何結構，均在本發明的實施例的範圍內。 在本發明的示例性實施例中，可以使用覆蓋薄化學Si02層的Hf02作為柵 極絕緣體。
在本發明的典型實施例中，第一類型FET器件的柵極55和第二類型 FET器件的柵極56 (也稱為柵極疊層)，是多層結構。它們通常包括處於 多晶或可能的非晶形式的矽部分58、59。柵極的頂部通常包括矽化物層42。 在確定器件閾值時，鄰近、或接觸柵極絕緣體10、 11的高k材料的柵極 55、 56的這些部分是最重要的。
以這樣的方式處理第一類型FET器件，阻止氧到達柵極絕緣體10。 因此，通過柵極絕緣體10與鄰近該絕緣體的柵極55中的層的相互作用來 設定第一類型FET器件的閾值。第一類型FET器件的柵極55包含至少金 屬層70並包含所謂的帽層80 。金屬層70可以選自公知的各種適宜的金屬， 例3口 W、 Mo、 Mn、 Ta、 Ru、 Cr、 Ta、 Nb、 V、 Mn、 Re、或金屬4匕合 物TaN、 TiN、 WN等等、和/或其混合物。可以通過帽層80調整柵極的 有效功函數。這樣的帽層在本領域中是>^知的，例如V.Narayanan等在 IEEE VLSI Symposium p.224，(2006)， 以及 Guha 等在 AppLPhys丄ett.90，092902 (2007)中提出的。帽層80可以包含元素周期 表的IIA族和/或IIIB族的材料。在本發明的代表性實施例中，帽層80包 含鑭(La)，其基於適宜的處理，可以產生希望的閾值。在本發明的一些 實施例中，柵極絕緣體10的高k材料直接接觸帽層80，並且帽層80的相
反的一側直接接觸金屬層70。然而，存在調整柵極有效功函數而不使用帽 層的方法，並且在本發明的可選的實施例中可以使用這樣的方法。
本發明的典型實施例旨在高性能電路、晶片以及處理器。因此，FET 器件必須能夠快速切換，並且傳導大電流。這樣的目標通過製造具有低閾 值的器件實現。對於NFET器件，為了獲得低閾值，希望柵極的有效功函 數非常接近n型矽的功函數。相反，對於PFET器件，為了獲得低閾值， 希望柵極的有效功函數非常接近p型矽的功函數。通過組合適宜地選擇的 金屬70與適宜的處理條件，例如使用帽80層，第一類型FET器件的闊值 可以被調整為包括高性能操作所需要的值的寬範圍的值。
在本發明的代表性實施例中，第一類型FET器件可以是NFET，而柵 極的有效功函數可以與n型珪相同。飽和閾值電壓將小於0.4V，優選的範 圍在約0.1V到0.3V之間。如果第一類型FET器件是PFET，選擇的飽和 閾值電壓將大於-0.4V，優選的範圍在約-0.1V到-0,3V之間。
第二類型FET器件通常不具有帽層，柵極的金屬層71直接接觸柵極 絕緣體11的高k材料。通過將柵極絕緣體11的高k材料暴露到氧完成笫 二類型FET器件的閾值的最終調整。在本發明的代表性實施例中，在氧暴 露之前，第二類型FET器件的閾值對應這樣的值，該值為柵極具有約在矽
帶隙中央處的有效功函數時的值。可以使用鎢(w)作為柵極金屬n、以
及HF02作為高k柵極介質11，來產生這樣的所謂的中間帶隙功函數類型 閾值。典型地，第二類型FET器件可以是PFET，並且氧暴露移動柵極的 有效功函數的閾值以變得更像p型矽。具有接近n+或p+Si的功函數的有效 值的這些功函數，通常稱為帶邊功函數。PFET的飽和闊值電壓將大於 -0.4V，優選的範圍在約-0.1V到-(UV之間。如果第二類型FET器件是 NFET,通過柵極金屬71和高k材料柵極絕緣體ll的不同組合，在柵極 絕緣體ll的高k材料的氧暴露之後，可以使飽和閾值小於約0.4V，優選 的範圍在約0.1V到0.3V之間。
在本發明的一些示意性實施例中，第一柵極絕緣體10的高k材料和 第二柵極絕緣體ll的高k材料可以是相同的材料，例如地Hf02。同樣，
在優選的實施例中，第一和第二類型FET器件具有的柵極金屬70、 71可 以是相同類型的金屬，例如W或TiN。
圖l還示出了存在覆蓋第一柵極55和第一柵極的鄰近區域的至少一部 分的第一介質層60。術語鄰近區域表示第一柵極被完全、或部分地包圍， 並且鄰近區域可以包括第一類型FET器件的源 漏極區域40、 41，以及 可能還包括隔離結構99、以及Si基材料50本身。在描述的製造階段，還 存在覆蓋笫二柵極56和至少部分的第二柵極的鄰近區域的第二介質層61。 術語鄰近區域表示第二柵極被完全、或部分地包圍，並且鄰近區域可以包 括第二類型FET器件的源^l/漏極區域40、 41,以及可能還包括隔離結構 99、以及Si基材料50本身。
兩種介質層60、 61均可以處於應力狀態，但優選符號相反。如果第一 介質層60處於壓縮應力狀態，那麼第二介質層61優選處於拉伸應力狀態。 並且，相反地，如果第一介質層60處於拉伸應力狀態，那麼第二介質層 61優選處於壓縮應力狀態。如本領域的技術人員所公知的，介質層60、 61 中的應力會施加應力到下面的結構。如本領域所>^知，溝道區域中的應力 狀態與覆蓋的介質層相同。因此，如果第一介質層60處於拉伸應力狀態， 那麼第一溝道44也處於拉伸應力狀態，而如果第一介質層60處於壓縮應 力狀態，那麼第一溝道44也處於壓縮應力狀態。第二介質層61和第二溝 道46具有同樣的關係。通過使用具有應力的介質層在FET器件的溝道中 產生希望類型的應力在本領域中是公知的。參見，例如V.Chan等，"High speed 45nm gate length CMOSFETs integrated into a 90nm bulk technology incorporating strain engineering" IEDM Tech.Dig.，pp.77-80, 2003， 以及Yang， H.S， "Dual stress liner for high performance sub-45nm gate length SOI CMOS manufacturing" IEDM Tech.Dig.， pp. 1075-1078, 2004。
Si基材料中電荷輸運特性為，如果NFET溝道處於拉伸應力下，或 PFET溝道處於壓縮應力下，FET性能提高。在本發明的優選實施例中， 隨後是該構圖，也就是，使用具有壓縮應力的介質層覆蓋PFET，而使用
具有拉伸應力的^h質層覆蓋NFET。
在本發明的示例性實施例中，第一介質層60和第二介質層61均是可 以被澱積為具有壓縮應力或拉伸應力的氮化物(SiN)層。具有應力的氮 化物層的厚度通常在約30nm到約80nm之間。
應該理解，圖l與所有其它附圖一樣，只是示意性的表示。如在本領 域中所7>知的，結構中的部件可以比在附圖中存在的更多、或更少，但是 這些都不影響本發明的實施例的範圍。
進一步的討論和附圖僅表示與產生圖1的結構相關的那些處理步驟。 在本領域中，可以非常良好地構^^NFET、 PFET和CMOS的製造。應 該理解，本領域的技術人員公知，在這樣的處理中包括大量的步驟，並且 每個步驟可以具有實際上無限的改變。還應該理解，公知的處理技術的整 個範圍都可以用於製造本公開的器件結構，只詳細給出了與本發明的實施 例相關的那些工藝步驟。
圖2示出了處理階段的示意性截面圖，其中已經澱積了包括爿^共層的 各種層。通過使用本領域公知的處理步驟，第一和第二類型FET器件已經 到達了圖示的製造階段。柵極絕緣體IO、 11包括高k材料，柵極55、 56 具有適宜的金屬層。通常利用帽層80,設定第一類型FET器件的閾值。 如本領域公知的，示出了隔離物65、 66作為用於源^漏極製造和珪化源 ^L/漏極41以及珪化柵極42的部件。典型地由氮化物製造隔離物65、 66。
器件的源^L/漏極40、 41已經經過了高熱預算激活工藝。在CMOS處 理中，典型地在源^L/漏極製造期間達到最大溫度預算，也就是溫度和暴露 時間的組合。由於源極和漏極已被製造，因此對圖2的結構已經進行了這 樣高溫製造步驟，該結構將不必暴露到更大的溫度預算處理。從本發明的 實施例的角度看，暴露到高溫預算意味著可與源^L/漏極製造中所使用的熱 處理相比較的熱處理。
圖3示出了本發明的實施例的處理中的後續階段的示意性截面圖。在 標準CMOS製造中，隔離物65、 66在經過多個隨後的處理步驟後將保持 在原來的位置。然而，在本發明的實施例中，將完成通過第二類型FET器
件的氧暴露的最終的闊值調整。第二類型FET器件的由氮化物構成的隔離 物66將阻擋氧穿透到柵極介質ll的高k材料。因此，必須去除第二類型 FET器件的隔離物。基本上，第一類型FET器件65的隔離物可以保持在 其原來的位置作為阻擋層以阻止氧穿透。然而，在本發明的實施例中，尋 求優選地具有適宜的應力的高性能器件。在本發明的代表性實施例中，保 護第一類型FET器件的柵極介質10、以及為更高性能提供應力的兩種作 用被結合到一起。因此，通常兩個隔離物65、 66均被去除。通過本領域中 /〉知的方法蝕刻，來實現該去除。例如，熱磷酸，或甘油酸鹽(glycerated) 緩衝的氫氟酸，為能夠相對Si去除SiN的溼法化學。此外，可以使用各向 同性幹法蝕刻，與SiN隔離物的蝕刻方法相似，去除隔離物。這些工藝相
對矽、氧化物以;^金屬選擇性地蝕刻氮化物，氮化物被蝕刻掉後可以在晶
片表面暴露材料。
圖4示出了在本發明的實施例的處理階段的示意性截面圖，其中澱積 了具有應力、並阻擋氧的介質層，並將該結構暴露到氧。如本領域所/^p 的，在施加適宜的阻擋掩模之後，通過覆蓋第一柵極55及第一柵極的鄰近 區域的至少一部分的第一介質層60,來覆蓋第一類型FET器件。術語鄰 近區域表示第一柵極被完全、或部分地包圍，並且鄰近區域可以包括第一 類型FET器件的源^L/漏極區域40、 41,以及可能還包括隔離結構99、以 及Si基材料50本身。第一介質層60和第一溝道44處於第一應力狀態， 第一介質層60將該第一應力狀態施加到第一溝道44上。同樣，將第一介 質層60選擇為阻止氧穿透的阻擋層。在本發明的典型實施例中，第一介質 層60是氮化物(SiN)層。圖4同樣示出了氧暴露101的步驟。該暴露可 以通過爐或快速熱退火在約200。C到350。C之間的低溫下發生。氧暴露101 的持續時間可以從約2分鐘到約150分鐘的較寬的範圍內變化。在暴露期 間，第一介質層60阻擋氧以避免氧穿透到第一柵極絕緣體10，但是氧能 夠穿透到第二柵極絕緣體11。第二類型FET器件的閾值移動的量依賴於 氧暴露參數，主，賴於工序的溫度和持續時間。在本發明的示例性實施 例中，這樣選擇閾值移動的量，以便最終閾值適合高性能操作，其中典型
地，飽和閾值的絕對值小於約0.4V。
在氧暴露步驟之後，使用處於第二應力狀態的第二介質層61覆蓋第二 類型FET，該第二應力狀態被施加到第二溝道46上。第二介質層61的第 二應力狀態優選地與第一介質層60的第一應力狀態的符號相反。在本發明 的示例性實施例中，第二介質層61是氮化物(SiN)層。美國專利申請 11/682,554， 2007年6月3日提交，題目為"Enhanced Transistor Performance by Non漏Conformal Stressed Layers",詳細討論了採用SiN的 應力介質層及其實施，將其併入到這裡作為參考。保持第二介質層61在其 原來的位置，得到圖1中顯示和參考圖l討論的結構。
電路結構以及其布線，可以用本領域的技術人員所公知的標準步驟完成。
圖5示出了包含根據本發明的實施例的至少一個CMOS電路的處理器 的象徵性視圖。如圖l-4所描述的，這樣的處理器卯O具有至少一個晶片 卯l，該晶片901包含至少一個電路結構100,該電路結構100包含具有高 k柵極介質、包括金屬的柵極、柵極中的一個的可能的帽層、以及覆蓋 NMOS和PMOS器件的應力介質層的至少一個NFET和至少一個PFET。 為了高性能，最優化了 FET的飽和閾值。處理器900是可以受益於本發明 的任何的處理器，其在低功率下具有高性能。使用公開的結構的實施例制 造的處理器的代表性實施例是典型的計算機的中央處理綜合體中的數 字處理器；典型地通訊設備中的混合數字/模擬處理器；以及其它處理器。
在上述說明中，參考特定的實施例描述了本發明。然而，本領域的技 術人員應了解，可以做出各種修改和改變而沒不背離在下列權利要求中所 闡明的本發明的範圍。因此，說明書和附圖是解釋性的而不是限制性的， 並且旨在在本發明的範圍內包括所有這樣的修改。
根據特定的實施例，在上面描述了有益效果、其它優點、以及問題的 解決方案。然而，有益效果、優點、問題的解決方案、以及會使得任何的 有益效果、優點、或解決方案出現或變得更明顯的任何部件並沒有淨皮構建 為任一或所有權利要求的關鍵、必需的、或必要的特徵或部件。
根據上述教導，本發明的很多修改和變化是可能的，並對於本領域的 技術人員是顯而易見的。通過所附權利要求限定本發明的範圍。
權利要求
1.一種CMOS結構，包括至少一個第一類型FET器件，所述第一類型FET包括第一溝道，在Si基材料中；第一柵極，包括第一金屬；第一柵極絕緣體，包括第一高k介質；第一介質層，覆蓋所述第一柵極和至少部分的所述第一柵極的鄰近區域，其中所述第一介質層和所述第一溝道處於第一應力狀態，其中所述第一介質層將所述第一應力狀態施加到所述第一溝道上；至少一個第二類型FET器件，所述第二類型FET包括第二溝道，在所述Si基材料中；第二柵極，包括第二金屬；第二柵極絕緣體，包括第二高k介質，其中所述第二高k介質層直接接觸所述第二金屬；第二介質層，覆蓋所述第二柵極和至少部分的所述第二柵極的鄰近區域，其中所述第二介質層和所述第二溝道處於第二應力狀態，其中所述笫二介質層將所述第二應力狀態施加到所述第二溝道上；以及其中所述第一和第二FET器件的飽和閾值的絕對值小於約0.4V。
2. 根據權利要求1的CMOS結構，其中所述第一類型FET器件是 PFET器件，以及所述第二類型FET器件是NFET器件。
3. 根據權利要求1的CMOS結構，其中所述第一類型FET器件是 NFET器件，以及所述第二類型FET器件是PFET器件。
4. 根據權利要求1的CMOS結構，其中所述第一應力狀態是壓縮應 力，以及所述第二應力狀態是拉伸應力。
5. 根據權利要求1的CMOS結構，其中所述第一應力狀態是拉伸應 力，以及所述第二應力狀態是壓縮應力。
6. 根據權利要求1的CMOS結構，其中所述第一高k介質和所述第 二高k介質是相同的材料。
7. 根據權利要求1的CMOS結構，其中所述第一高k介質和所述第 二高k介質均由Hf02構成。
8. 根據權利要求1的CMOS結構，其中所述第一介質層和所述第二 介質層均由SiN構成。
9. 根據權利要求1的CMOS結枸，其中所述第一柵極還包括帽層， 並且其中所述第一高k介質直接接觸所述帽層。
10. 根據權利要求1的CMOS結構，其中所述第一和所述第二 FET 器件的所述飽和閾值的所述絕對值在約0.1V到0.3V之間。
11. 一種處理CMOS結構的方法，包括以下步驟 在第一類型FET器件中，形成包括第一高k介質的第一柵極絕緣體，其中第一溝道在所述第一柵極絕緣體之下，其中所述第一溝道在Si基材料 中，還形成包括第一金屬的第一柵極；使用第一介質層覆蓋所述第一柵極和至少部分的所述第一柵極的鄰近 區域，其中所述第一介質層處於第一應力狀態，所述第一介質層將所述第 一應力狀態施加到所述第 一溝道上；在第二類型FET器件中，形成包括第二高k介質的第二柵極絕緣體， 其中第二溝道在所述第二柵極絕緣體之下，其中所述第二溝道在Si基材料 中，還形成包括第二金屬的第二柵極，其中所述第二高k介質直捲接觸所 述笫二金屬；以及將所述第一類型FET器件和所述第二類型FET器件暴露到氧，其中 氧到達所述第二柵極絕緣體的所述第二高k介質，並將所述第二類型FET 器件的飽和閾值電壓的絕對值調整小於約0.4V，而歸因於所述第一介質 層，阻止了氧到達所述笫一柵極絕緣體的所述第一高k介質，因此所述第 一類型FET器件的閾值電壓保持不變。
12. 根據權利要求11的方法，其中將所述第一類型FET器件選擇為 PFET器件，並將所述第二類型FET器件選擇為NFET器件。
13. 根據權利要求11的方法，其中將所述第一類型FET器件選擇為NFET器件，並將所述第二類型FET器件選擇為PFET器件。
14. 根據權利要求11的方法，其中將所述笫一高k介質和所述第二高 k介質選擇為具有相同的材料。
15. 根據權利要求11的方法，其中將所述第一高k介質和所述第二高 k介質均選擇為Hf02。
16. 根據權利要求11的方法，還包括形成所述第一柵極以包括帽層，並以所述第一高k介質直M觸所述 帽層的方式來形成所述帽層。
17. 根據權利要求ll的方法，還包括使用第二介質層覆蓋所述第二柵極和至少部分的所述第二柵極的鄰近 區域，其中所述第二介質層處於第二應力狀態，並且所述第二介質層將所 述第二應力狀態施加到所述第二溝道上。
18. 根據權利要求17的方法，其中將所述第一介質層和所述第二介質 層均選擇為SiN。
19. 根據權利要求17的方法，其中將所述第一應力狀態選擇為壓縮的， 並將所述第二應力狀態選擇為拉伸的。
20. 根據權利要求17的方法，其中將所述第 一應力狀態選擇為拉伸的， 並將所述第二應力狀態選擇為壓縮的。
21. 才艮據權利要求ll的方法，還包括將所述第一和所述笫二 FET器件的飽和閾值的絕對值調整為在約 0.1V到約0.3V之間。
22. —種包括至少一個CMOS電路的處理器，所述CMOS還包括 至少一個第一類型FET器件，所述第一類型FET包括第一溝道，在Si基材料中； 笫一柵極，包括第一金屬； 笫一柵極絕緣體，包括第一高k介質；笫一介質層，覆蓋所述第一柵極和至少部分的所述第一柵極的鄰 近區域，其中所述第一介質層和所述第一溝道處於第一應力狀態，其中所述第 一介質層將所述第 一應力狀態施加到所述第 一溝道上； 至少一個第二類型FET器件，所述第二類型FET包括 第二溝道，在Si基材料中； 第二柵極，包括第二金屬；第二柵極絕緣體，包括第二高k介質,其中所述第二高k介質層 直接接觸所述第二金屬；第二介質層，覆蓋所述第二柵極和至少部分的所述第二柵極的鄰 近區域，其中所述第二介質層和所述第二溝道處於第二應力狀態，其中所 述第二介質層將所述第二應力狀態施加到所述第二溝道上；以及 其中所述第一和第二 FET器件的飽和閾值的絕對值小於約0.4V。
全文摘要
本發明涉及CMOS結構和處理CMOS結構的方法以及包括至少CMOS電路的處理器。公開了一種CMOS結構，其中兩種類型的FET器件均具有包含高k介質的柵極絕緣體、以及包含金屬的柵極。單獨調整所述兩種類型的器件的閾值。對於一種類型的器件，通過將所述高k介質暴露到氧來設定其閾值。在氧暴露期間，使用應力介質層覆蓋另一種類型的器件，所述應力層還會阻止氧穿透到另一種類型的器件的高k柵極介質。還通過將NFET和PFET器件兩者的所述柵極的有效功函數調整為接近帶邊值來進一步提高所述CMOS結構的高性能。
文檔編號H01L27/092GK101364599SQ20081012807
公開日2009年2月11日 申請日期2008年7月29日 優先權日2007年8月7日
發明者B·B·多裡斯, B·P·林德, E·A·卡蒂爾, M·L·斯特恩, M·T·羅布森, V·帕魯許裡, V·納拉亞南, 郢 張 申請人:國際商業機器公司