半導體場效應電晶體的製備方法
2023-05-29 13:16:36
專利名稱：半導體場效應電晶體的製備方法
技術領域：
本發明屬於半導體技術領域，尤其涉及一種體矽鰭型場效應電晶體的製備方法。
背景技術：
隨著集成電路產業按照Moore定律持續向前發展，CMOS器件的特徵尺寸持續縮小，平面體矽CMOS結構器件遇到了嚴峻的挑戰。為了克服這些問題，各種新結構器件應運而生。在眾多新結構器件中，鰭型場效應電晶體(FinFET)被認為是最有可能替代平面體矽CMOS器件的新結構器件之一，成為國際研究的熱點。FinFET結構器件初期主要製備在SOI襯底上，エ藝較體矽襯底而言較為簡単。但是SOI FinFET存在製備成本高，散熱性差，有浮體效應，與CMOSエ藝兼容性差等缺點。為 了克服SOI FinFET存在的問題，研究人員開始研究採用體矽襯底來製備FinFET器件，即Bulk FinFET0基於Bulk FinFET的DRAM、SRAM等產品已經取得了應用。但是一般的BulkFinFET結構器件較SOI FinFET器件而言仍然具有以下缺點SCE效應抑制效果不理想；溝道底部的鰭片內仍然會形成洩漏電流路徑造成洩漏電流較大；雜質剖面控制困難。為了克服以上問題，推動FinFET結構器件儘快獲得應用，需要進ー步開展這方面的研究工作。這對於FinFET結構器件的應用以及半導體產業的發展具有重要意義。
發明內容
本發明目的在於提供ー種新的、易於集成的、與平面CMOSエ藝兼容性好的體矽鰭型場效應電晶體的製備方法。為了實現上述目的，本發明的主要步驟包括形成具有局部埋層隔離介質層的局部絕緣體上矽(SOI)結構的半導體襯底；在所述局部埋層隔離介質層上方的矽襯底上形成鰭片；在所述鰭片頂部和側面形成柵堆疊結構；在所述柵堆疊結構兩側的鰭片中形成源/漏結構；金屬化；優選地，形成具有局部埋層隔離介質層的局部絕緣體上矽(SOI)結構的半導體襯底的步驟包括在半導體襯底上形成介質層；光刻、刻蝕所述介質層形成介質層島；在半導體襯底上形成ー層非晶矽材料；將非晶矽材料轉變為單晶材料並進行化學機械拋光(CMP)形成局部絕緣體上矽(SOI)結構半導體襯底；優選地，所述介質層包括Si02、TEOS, LTO或Si3N4,厚度為20_100nm。優選地，在半導體襯底上形成ー層非晶矽材料步驟中，所述非晶矽材料的形成可以採用低壓化學氣相澱積(LPCVD)、離子束濺射等方法；所述非晶矽材料的厚度為200nm-1000nm。優選地，所述將非晶矽材料轉變為單晶材料並進行化學機械拋光(CMP)形成局部絕緣體上矽(SOI)結構半導體襯底的步驟中，可以採用橫向固相外延(LSPE)技術、雷射再結晶法、滷素燈或條形加熱器再結晶等方法將非晶矽材料轉變為單晶材料。優選地，所述在所述局部埋層隔離介質層上方的矽襯底上形成鰭片的步驟包括電子束曝光正性抗蝕劑並刻蝕所述局部埋層隔離介質層上方的矽襯底至埋層隔離介質層以嵌入所述半導體襯底形成至少兩個凹槽，所述凹槽之間形成鰭片。優選地，所述鰭片的厚度為10_60nm。優選地，所述在所述鰭片頂部和側面形成柵堆疊結構的步驟包括在鰭片的頂部和側面形成柵介質層和柵電極材料；光刻、刻蝕形成柵電極堆疊結構。優選地，在所述柵堆疊結構兩側的鰭片中形成源/漏結構之前，所述方法進ー步包括進行傾角離子注入，以在所述鰭片中形成源/漏延伸區；或進行傾角離子注入，以在所述鰭片中形成暈環注入區。優選地，所述在柵堆疊結構兩側的鰭片中形成源/漏結構步驟包括在鰭片的兩側形成側牆；離子注入形成源漏摻雜；形成源漏矽化物。優選地，所述半導體襯底為體矽襯底。·從上述技術方案可以看出，本發明有以下有益效果I、本發明提供的這種半導體場效應電晶體的製備方法，在體矽襯底上實現了鰭型場效應電晶體器件的製備，克服了 SOI FinFET器件存在的自加熱效應和浮體效應，降低了製備成本；2、本發明提供的這種半導體場效應電晶體的製備方法，非常容易在體矽襯底上形成局部絕緣體上矽結構，很容易製備與襯底相隔離的鰭片結構，大大降低了製備BulkFinFET器件的難度；3、本發明提供的這種半導體場效應電晶體的製備方法，製備エ藝簡單可行，易於集成，與平面CMOSエ藝兼容性好。
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中圖1-7示出了根據本發明實施例的方法製備半導體場效應電晶體的流程中對應的各結構剖面圖；附圖標記說明101，Si襯底；102，介質層;103，非晶矽層;104，STI隔離層;105，凹槽結構;106，鰭片;107，柵介質層;108，柵電極。應當注意的是，本說明書附圖並非按照比例繪製，而僅為示意性的目的，因此，不應被理解為對本發明範圍的任何限制和約束。在附圖中，相似的組成部分以相似的附圖標號標識。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。在附圖中示出了根據本發明實施例的層結構示意圖。這些圖並非是按比例繪製的，其中為了清楚的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。圖I 7詳細示出了根據本發明實施例製備半導體器件的各步驟對應的結構剖面圖。以下，將參照這些附圖來對根據本發明實施例的各個步驟予以詳細說明。首先參考圖1，在半導體襯底101上形成介質層102。所述介質層102可以包括SiO2, TEOS, LT0, Si3N4或其他介質材料，在本發明的實施例中優選為SiO2，可以通過熱生長形成，厚度約為20-100nm。所述半導體襯底101可以是半導體製造領域中常用的襯底材料，對於本發明的實施例，優選採用體Si襯底。接著如圖2A和2B所示，在半導體襯底101上形成介質層島102』。圖2A為沿半導體襯底101表面示意圖；圖2B為沿AA』方向的剖視圖。形成所述介質層島102』的方法 為採用光刻或電子束曝光抗蝕劑並反應離子刻蝕形成介質層島102』。圖3為在半導體襯底上形成ー層非晶矽層103的示意圖。所述非晶矽層103的形成方法可以包括低壓化學氣相澱積(LPCVD)、離子束濺射等；在本發明的實施例，優選採用LPCVD方法。所述非晶矽層103的厚度約為200nm-1000nm。接著如圖4所示，將非晶矽層103轉變為單晶矽層103』並化學機械拋光(CMP)形成具有局部埋層隔離介質層的局部絕緣體上矽(SOI)結構的半導體襯底。所述非晶矽層103轉變為單晶矽層103』的方法可以包括橫向固相外延(LSPE)技術、雷射再結晶法、滷素燈或條形加熱器再結晶等；在本發明的實施例，優選採用LSPE技木。所述LSPE技術外延的過程為首先，將直接與半導體襯底101相接觸的非晶矽層103在垂直方向進行垂直固相外延，將其轉變為單晶矽層103』 ；然後，將介質層島102』上方覆蓋的非晶矽層103進行橫向固相外延將其轉變為單晶矽層103』 ；最終將所有的非晶矽層103都轉變為單晶矽層103』。接著如圖5所示在半導體襯底101上形成STI隔離結構104。圖6A示出了沿半導體襯底101表面的示意圖，圖6B和6C分別為圖6A中沿AA』和BB』方向的剖視圖。如圖6B、6C所示，對所述單晶矽層103』進行刻蝕形成凹槽結構105，同時兩個相鄰凹槽之間形成鰭片106。刻蝕形成所述凹槽結構105的方法例如可以是採用電子束曝光正性抗蝕劑並反應離子刻蝕形成陡直的寬度約為200-400nm的凹槽結構105。凹槽的形狀只是示例，本發明對此不做限制。所述鰭片106的厚度為10-60nm。接著參考圖7A、7B和7C，在整個襯底上形成柵介質層材料107和柵電極材料108，然後刻蝕形成柵電極疊層結構。圖7A示出了沿半導體襯底101表面的示意圖，圖7B和7C分別是沿圖7A中AA』和BB』方向的剖視圖。所述柵介質層材料107可以是普通柵介質材料，例如SiO2，或者是其他的高k介質材料，例如SiON和HfA10N、HfTa0N、Hf SiON、Al2O3等，在本發明地實施例中優選HfSiON，可通過低壓化學氣相沉積、金屬有機化學氣相沉積或者原子層澱積等方法形成，柵介質的等效氧化層厚度為5至100 A。所述柵電極材料108可以是難熔金屬W，Ti，Ta，Mo和金屬氮化物，例如TiN，TaN, HfN, MoN等或其他材料，柵電極材料可採用低壓化學氣相澱積，金屬有機化學氣相沉積、原子層澱積或其他方法形成，厚度可選為 2000 至 5000 A。可選地，在形成柵堆疊結構之後，所述方法進ー步包括進行傾角離子注入，以在所述鰭片中形成源/漏延伸區；或進行傾角離子注入，以在所述鰭片中形成暈環注入區。
接著，可以在柵堆疊的側壁上形成柵側牆。柵側牆的形成可以參照常規技術，這裡不再贅述。接著，在柵堆疊兩側的半導體襯底中進行離子注入形成源/漏區並形成源漏矽化物。最後，金屬化形成互連結構將電極引出。金屬化的形成可以參照常規技木，這裡不再贅述。此外，本發明的實施例能夠在體矽襯底上實現了鰭型場效應電晶體器件的製備。該方法採用傳統的基於準平面的自頂向下エ藝，製備エ藝簡單可行，與CMOS平面エ藝具有良好的兼容性，並且易於集成。在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過現有技術中的各種手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相·同的方法。以上參照本發明的實施例對本發明予以了說明。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附權利要求及其等價物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發明的範圍之內。
權利要求
1.半導體場效應電晶體的製備方法，包括 形成具有局部埋層隔離介質層的局部絕緣體上矽(SOI)結構的半導體襯底； 在所述局部埋層隔離介質層上方的矽襯底上形成鰭片； 在所述鰭片頂部和側面形成柵堆疊結構； 在所述柵堆疊結構兩側的鰭片中形成源/漏結構； 金屬化。
2.根據權利要求I所述的方法，其中，形成具有局部埋層隔離介質層的局部絕緣體上矽(SOI)結構的半導體襯底的步驟包括 在半導體襯底上形成介質層； 光刻、刻蝕所述介質層形成介質層島； 在半導體襯底上形成ー層非晶娃材料； 將非晶矽材料轉變為單晶材料並進行化學機械拋光(CMP)形成局部絕緣體上矽(SOI)結構半導體襯底。
3.根據權利要求2所述的方法，其中，所述介質層包括Si02、TE0S、LT0或Si3N4,厚度為20_100nm。
4.根據權利要求2所述的方法，其中，在半導體襯底上形成ー層非晶矽材料步驟中，所述非晶矽材料的形成可以採用低壓化學氣相澱積(LPCVD)、離子束濺射等方法；所述非晶娃材料的厚度為200nm-1000nm。
5.根據權利要求2所述的方法，其中，所述將非晶矽材料轉變為單晶材料並進行化學機械拋光(CMP)形成局部絕緣體上矽(SOI)結構半導體襯底的步驟中，可以採用橫向固相外延(LSPE)技術、雷射再結晶法、滷素燈或條形加熱器再結晶等方法將非晶矽材料轉變為單晶材料。
6.根據權利要求I所述的方法，所述在所述局部埋層隔離介質層上方的矽襯底上形成鰭片的步驟包括 電子束曝光正性抗蝕劑並刻蝕所述局部埋層隔離介質層上方的矽襯底至埋層隔離介質層以嵌入所述半導體襯底形成至少兩個凹槽，所述凹槽之間形成鰭片；
7.根據權利要求6所述的方法，其中，所述鰭片的厚度為10-60nm。
8.根據權利要求I所述的方法，其中，所述在所述鰭片頂部和側面形成柵堆疊結構的步驟包括 在鰭片的頂部和側面形成柵介質層和柵電極材料； 光刻、刻蝕形成柵電極堆疊結構。
9.根據權利要求I所述的方法，其中，在所述柵堆疊結構兩側的鰭片中形成源/漏結構之前，所述方法進ー步包括 進行傾角離子注入，以在所述鰭片中形成源/漏延伸區；或 進行傾角離子注入，以在所述鰭片中形成暈環注入區。
10.根據權利要求I所述的方法，其中，所述在柵堆疊結構兩側的鰭片中形成源/漏結構步驟包括 在鰭片的兩側形成側牆； 離子注入形成源漏摻雜；形成源漏矽化物。
11.根據權利要求I至10中任一項所述的方法，其中，所述半導體襯底為體矽襯底。
全文摘要
本申請公開了一種半導體場效應電晶體的製造方法，包括形成具有局部埋層隔離介質層的局部絕緣體上矽(SOI)結構的半導體襯底；在所述局部埋層隔離介質層上方的矽襯底上形成鰭片；在所述鰭片頂部和側面形成柵堆疊結構；在所述柵堆疊結構兩側的鰭片中形成源/漏結構；金屬化。本發明採用傳統的基於準平面的自頂向下工藝實現了與CMOS平面工藝的良好兼容，並且易於集成，有利於抑制短溝道效應，推動MOSFETs尺寸往小尺寸方向發展。
文檔編號H01L21/336GK102842507SQ20111017296
公開日2012年12月26日 申請日期2011年6月24日 優先權日2011年6月24日
發明者周華傑, 徐秋霞 申請人:中國科學院微電子研究所