用於互連工藝的半導體結構及其製造方法

2023-05-29 13:03:16 2

專利名稱：用於互連工藝的半導體結構及其製造方法
技術領域：
本發明涉及半導體製造工藝中的互連技術，尤其涉及在互連工藝中製造具有低k 金屬間介電層的半導體結構的方法。
背景技術：
半導體集成電路技術的發展對互連技術提出了新的需求，互連集成技術在近期和 遠期發展中將面臨一系列技術和物理限制的挑戰。隨著半導體器件尺寸的不斷收縮，互連 結構也變得越來越窄，從而導致了越來越高的互連電阻。銅藉助其優異的導電性，現已成 為集成電路技術領域中互連集成技術的解決方案之一，銅互連技術已廣泛應用於90nm及 65nm技術節點的工藝中。在銅互連工藝中，由於金屬連線之間的空間在逐漸縮小，因此用於隔離金屬連線 之間的中間介電層(IMD)也變得越來越薄，這樣會導致金屬連線之間可能會發生不利的相 互作用或串擾。現已發現，降低用於隔離金屬連線層的中間介電層的介電常數(k)，可以有 效地降低這種串擾。低k值中間介電層帶來的另一個好處是可以有效降低互連的電阻電容 (RC)延遲。因此，在90nm、65nm甚至45nm設計規格的應用中，低k材料和超低k材料現在 已越來越廣泛地應用於Cu互連工藝中作為隔離金屬銅的中間介電層。銅互連工藝中，另一個影響器件性能的問題是IMD層的薄層電阻(Rs)的均勻性。 良好的Rs均勻性能夠使得器件的電學參數在各處趨於穩定，進而獲得優異的電性能。已經 發現，Rs的均勻性與金屬溝槽蝕刻深度的均勻性有著密切的關係。因此，為了獲得均勻的薄 層電阻Rs，通常採用的手段是控制蝕刻至中間介電層中用於填充金屬的溝槽的蝕刻速率， 也就是將該蝕刻速率控制得儘可能均勻以便實現溝槽深度的均勻化。然而，蝕刻速率的調 節是非常困難的，難以實現理想的均勻化程度。為了使得薄層電阻Rs更加均勻，通常採用的另一手段是單獨沉積一中間停止層， 使得中間停止層的蝕刻速率與形成溝槽的中間介電層有較大差異，從而控制溝槽蝕刻深 度。在現有技術中，在頂層金屬層中(360nm規格)通常採用SiN作為中間停止層，因為氧 化物與SiN的蝕刻速率相差10倍以上，帶來極大的蝕刻選擇性。然而，對於如上所述的用 低k材料和超低k材料形成的中間介電層來說，以SiN作為中間停止層的方法不再適用。一 方面，SiN材料的k值非常高，遠遠不能滿足中間介電層低k值的要求，另一方面，SiN作為 中間介電層還會加劇RC延遲。因此，需要改進的方法來提高低k材料構成的互連結構中的 Rs均勻性。圖1A-1E示出了利用傳統工藝製作雙大馬士革結構的銅互連層的方法。如圖IA所 示，在前一互連層或有源器件層上沉積氮摻雜碳化物NDC層100 (Nitrogen Doped Carbide) 作為通孔停止層。在一個例子中，NDC使用C3HltlSi作為其前體。之後，在NDC層100上以CVD 方式覆蓋一層厚度約為4000埃左右的低k值介電層101。該低k值材料可以是k值2. 5-2. 9 的矽酸鹽化合物(Hydrogen Silsesquioxane，簡稱為HSQ)、k值為2. 2的甲基矽酸鹽化合物 (Methyl Silsesquioxane，簡稱 MSQ)、k 值為 2. 8 的 H0SP (Honeywell 公司製造的基於有機物和矽氧化物的混合體的低介電常數材料)以及k值為2.65的SiLK (Dow Chemical公司 製造的一種低介電常數材料)等等。然後在低k值介電層101的上面覆蓋一層鈍化層102， 材料可以選擇為TE0S，成分主要是二氧化矽，是用Si(OC2H5)4*主要原料反應生成的，厚度 約為250-750埃。接著，在鈍化層102上塗覆第一底部抗反射塗層(BARC) 103，所述BARC層 103的材料例如是SiON，厚度為2000埃-4000埃。該BARC層可以用於減少曝光過程中光在 光阻的下表面的反射，以使曝光的大部分能量都被光阻吸收，從而增加光刻的效用。之後， 在第一 BARC層103上塗布第一光刻膠層104，並進行曝光、顯影，以形成有待形成的通孔圖 案。接著，如圖IB所示，按照第一光刻膠層104中的圖案，利用幹法蝕刻在低k介電層 101中蝕刻出通孔，直至到達通孔停止層100。然後，去除第一光刻膠層104和第一 BARC層 103，從而得到圖IB所示的通孔結構。接著，基於該通孔結構來進行進一步的溝槽蝕刻。如圖IC所示，在圖IB的通孔結 構上沉積第二 BARC層105，使得第二 BARC層的材料完全填滿圖IB的通孔，並進一步在鈍化 層102之上形成一定厚度的塗層。然後，在第二 BARC層105上沉積一層低溫氧化物(LTO) 層106作為硬掩模，其材料例如可選擇為氧化矽。接著，在該低溫氧化物層106上再次塗覆 第二光刻膠層107，並再次進行曝光、顯影，以形成有待形成的溝槽的圖案。接著，如圖ID所示，按照第二光刻膠層107中的溝槽圖案，利用等離子體幹法蝕刻 在圖IC的結構中蝕刻出一定深度的溝槽。該溝槽蝕刻至低k介電層101中，且深度小於通 孔。然後，對溝槽結構進行清洗，去除殘餘的BARC層，LTO層和光刻膠層的材料，從而獲得 圖ID的結構。最後，在圖ID的通孔和溝槽中填充金屬銅108(如陰影所示)，由此獲得如圖IE所 示的銅互連結構。在上述傳統方法獲得的銅互連結構中，由於蝕刻溝槽的過程難以得到有效控制， 使得溝槽深度不夠均勻，進而薄層電阻Rs均勻性不夠理想。因此，如圖IE所示的包含低k 材料介電層的互連結構的電學性能受到影響。鑑於上述問題，需要提供一種改進的製作具有低k值介電層的銅互連工藝，這種 工藝既能保證低k值介電層帶來的降低金屬連線之間不利的相互作用或串擾、以及有效降 低互連的RC延遲的優勢，同時又可以實現對深槽深度的有效控制，從而具有均勻的薄層電 PlRs0

發明內容
在本發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中 進一步詳細說明。本發明的發明內容部分並不意味著要試圖限定出所要求保護的技術方案 的關鍵特徵和必要技術特徵，更不意味著試圖確定所要求保護的技術方案的保護範圍。為了保證低k值介電層帶來的降低金屬連線之間不利的相互作用或串擾、以及有 效降低互連的RC延遲的優勢，同時又可以實現對深槽深度的有效控制，從而具有均勻的薄 層電阻Rs，本發明提供了一種用於互連工藝中的半導體器件，其特徵在於，所述半導體器件 包括前端器件層；在所述前端器件層上形成的通孔停止層；在所述通孔停止層上形成的 第一低k值介電層；在所述第一低k值介電層上形成的超低k值介電層；在所述超低k值介
5電層上形成的第二低k值介電層，其中所述第二低k值介電層和所述超低k值介電層對於 幹法刻蝕具有不同的蝕刻速率；在所述第二低k值介電層形成的鈍化層；透過所述鈍化層、 所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至所述通孔停止層的通 孔；以及透過所述鈍化層、所述第二低k值介電層蝕刻至所述超低k值介電層的溝槽。根據本發明的另一方面，提供了一種用於互連工藝中的半導體器件製造方法，所 述方法包括下列步驟在前端器件層上形成一通孔停止層；在所述通孔停止層上形成第一 低k值介電層；在所述第一低k值介電層上形成超低k值介電層；在所述超低k值介電層上 形成第二低k值介電層，其中所述第二低k值介電層和所述超低k值介電層對於等離子體 蝕刻具有不同的蝕刻速率；在所述第二低k值介電層形成鈍化層；利用等離子體方法，透過 所述鈍化層、所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至所述通孔 停止層，形成通孔；利用等離子體方法，透過所述鈍化層、所述第二低k值介電層蝕刻至所 述超低k值介電層，形成溝槽。根據本發明的半導體器件既能產生均勻的溝槽深度，進而使得薄層電阻Rs保持 良好的均勻性，又能使得介電層保持為低k值，從而降低金屬連線之間的相互作用或串擾， 降低RC延遲，因此具有改進的電學特性。


本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發 明的實施例及其描述，用來解釋本發明的原理。在附圖中圖1A-1E示出了利用傳統工藝製作雙大馬士革結構的銅互連層的方法；圖2A-2E示出了根據本發明實施例的方法製作雙大馬士革結構的銅互連層的過 程；圖3示出了超低k值介電層和低k值介電層的蝕刻速率分布圖；圖4示出了根據本發明的方法製作銅互連層的工藝流程。
具體實施例方式在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然 而，對於本領域技術人員來說顯而易見的是，本發明可以無需一個或多個這些細節而得以 實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進 行描述。圖2A-2E示出了利用本發明實施例的方法製作雙大馬士革結構的銅互連層的過 程。如圖2A所示，在前一互連層或有源器件層上沉積氮摻雜碳化物NDC層100作為通孔停 止層。在一個例子中，NDC使用C3HltlSi作為其前體。之後，在NDC層100上以CVD方式覆蓋第一低k值介電層101a，厚度可以在1000 埃到2000埃之間。然後，在第一低k值介電層IOla上覆蓋超低k值介電層101b，其厚度可 以在300埃到800埃之間。接著，在該超低k值介電層IOlb之上，沉積第二低k值介電層 101c，厚度可以在1500埃到2500埃左右。該第二低k值介電層的厚度可以關聯於有待形成 的溝槽的深度。於是，第一低k值介電層101a、超低k值介電層IOlb和第二低k值介電層 IOlc以多層堆疊的形式共同構成了該互連結構的中間介電層，其中，超低k值介電層穿插在兩個低k值介電層之間。構成這三個介電層的低k值和超低k值材料可以是k值2. 5-2. 9 的矽酸鹽化合物(HydrogenSilsesquioxane，簡稱為HSQ)、k值為2. 2的甲基矽酸鹽化合物 (MethylSilsesquioxane，簡稱 MSQ)、k 值為 2.8 的 HOSP (Honeywe 11 公司製造的基於有機 物和矽氧化物的混合體的低介電常數材料)以及k值為2.65的SiLK (Dow Chemical公司 製造的一種低介電常數材料)等等。其中，超低k值介電層IOlb的k值要低於第一低k值 介電層IOla和第二低k值介電層101c。此外，第一低k值介電層IOla和第二低k值介電 層IOlc可以由相同或不同的低k值材料構成。本領域技術人員在本發明的教導下，能夠根 據實際採用的蝕刻方法、蝕刻條件、要形成的溝槽深度等情況，為這三個介電層101a，IOlb 以及IOlc選擇適當的材料和沉積厚度。之後，在第二低k值介電層IOlc的上面覆蓋一層鈍化層102，材料可以選擇為 TE0S，成分主要是二氧化矽，厚度約為250-750埃。接著，在鈍化層102上塗覆第一底部抗 反射塗層(BARC) 103，所述BARC層103的材料例如是SiON，主要用於減少曝光過程中光在 光阻的下表面的反射，以使曝光的大部分能量都被光阻吸收，從而增加光刻的效用。之後， 在第一 BARC層103上塗布第一光刻膠層104，並進行曝光、顯影，以形成有待形成的通孔圖 案。接著，如圖2B所示，按照第一光刻膠層104中的圖案，利用等離子體方法進行通孔 的蝕刻。該通孔蝕刻通過第二低k值介電層101c、超低k值介電層IOlb和第一低k值介電 層101a，一直到達通孔停止層100。然後，去除第一光刻膠層104和第一 BARC層103，從而 得到圖2B所示的通孔結構。接著，基於該通孔結構來進行進一步的溝槽蝕刻。如圖2C所示，在圖2B的通孔結 構上沉積第二 BARC層105，使得第二 BARC層的材料完全填滿圖2B的通孔，並進一步在鈍化 層102之上形成一定厚度的塗層。然後，在第二 BARC層105上沉積一層低溫氧化物LTO層 106作為硬掩模，其材料例如可選擇為氧化矽。接著，在該低溫氧化物層106上再次塗覆第 二光刻膠層107，並再次進行曝光、顯影，以形成有待形成的溝槽的圖案。接著，如圖2D所示，按照第二光刻膠層107中的溝槽圖案，利用等離子體方法在圖 2C的結構中進行溝槽蝕刻。在該蝕刻過程中，由於超低k介電層IOlb與第二低k介電層 IOlc材料性質的不同，其蝕刻速率呈現顯著差異，產生很大的蝕刻選擇性。因此，可以非常 容易地使得蝕刻停止在超低k介電層IOlb處，形成溝槽。由此，超低k介電層IOlb可以作 用為溝槽蝕刻停止層，使得溝槽深度均勻統一。具體地，在上述蝕刻過程中，可以採用02， N2，CHF3，CH2F2，C02等各種工藝氣體。在一個實施例中，工藝氣體採用CF4和Ar，其中CF4 流量在50至500sccm之間，Ar流量在100到500scm之間。此外，氣體腔壓強在50到200mT 之間(IT = 133. 32Pa)，並採用2MHz的偏置功率100W-800W，27MHz的源功率300W-600W。在 這樣的蝕刻條件下，可以測得超低k值介電層和低k值介電層的蝕刻速率分布圖，如圖3所 示。在圖3的分布圖中可以看到，超低k值介電層IOlb的平均蝕刻速率大約為270mn/分， 低k值介電層IOla的平均蝕刻速率大約為1775nm/分。因此，低k值介電層與超低k值介 電層的選擇性大約為7-8之間。這樣的選擇性使得溝槽蝕刻能夠均勻地停止在超低k值介 電層IOlb處。在獲得深度均勻的溝槽之後，對溝槽結構進行清洗，去除殘餘的BARC層，LTO 層和光刻膠層的材料，從而獲得圖2D的結構。最後，在圖2D的通孔和溝槽中填充金屬銅，由此獲得如圖2E所示的銅互連結構。
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在圖2E所示的銅互連結構中，中間介電層包含兩個低k值介電層IOla和101c，以 及一個超低k值介電層101b，因此，其總體上保持在低k值水平，有利於消除金屬連線之間 的串擾並降低RC延遲。同時，由於使用了超低k值介電層IOlb作為中間停止層，其溝槽深 度非常均勻，進而保證了薄層電阻Rs的均勻性。在以上的蝕刻工藝參數下測得，在超低k 材料構成的中間停止層處，Rs的平均偏差範圍在17%左右，相比於不採用中間停止層的現 有技術有很大的改進。此外，由於超低k材料通常是由多孔材料構成，機械強度較低，因此， 在本發明實施例中，僅僅將一個薄層的超低k材料插入在低k材料之間，由此最大程度地避 免了對中間介電層機械強度的影響。圖4示出了根據本發明實施例的方法製作銅互連層的工藝流程。如圖4所示，在 步驟401，在前一互連層或有源器件層上沉積氮摻雜碳化物NDC層作為通孔停止層。之後， 在步驟402，在通孔停止層上以CVD方式覆蓋第一低k值介電層，厚度可以在1000埃到2000 埃之間。然後，在步驟403，在第一低k值介電層上覆蓋超低k值介電層，其厚度可以在300 埃到800埃之間。接著，在步驟404，在該超低k值介電層之上，沉積第二低k值介電層，厚 度可以在1500埃到2500埃左右。其中，超低k值介電層的k值要低於第一低k值介電層 和第二低k值介電層。之後，在步驟405，在第二低k值介電層的上面覆蓋一層鈍化層，材料可以選擇為 TE0S，成分主要是二氧化矽。接著，在步驟406，在鈍化層上塗覆第一底部抗反射塗層BARC， 材料例如是SiON，用於增加光刻的效用。之後，在步驟407，在第一 BARC層上塗布第一光刻 膠層，並進行曝光、顯影，以形成有待形成的通孔圖案。接著，在步驟408，按照第一光刻膠層中的圖案，利用等離子體方法進行通孔的蝕 刻。該通孔蝕刻通過第二低k值介電層、超低k值介電層和第一低k值介電層，一直到達通 孔停止層。然後，在步驟409，去除光刻膠層和第一 BARC層，從而得到通孔結構。接著，基於該通孔結構來進行進一步的溝槽蝕刻。具體地，在步驟410，在通孔結構 上沉積第二 BARC層，使得第二 BARC層的材料完全填滿通孔，並進一步在鈍化層之上形成一 定厚度的塗層。然後，在步驟411，在第二 BARC層上沉積一層低溫氧化物LTO層作為硬掩 模，其材料例如可選擇為氧化矽。接著，在步驟412，在該低溫氧化物層上再次塗覆第二光刻 膠層，並再次進行曝光、顯影，以形成有待形成的溝槽的圖案。接著，在步驟413，按照第二光刻膠層中的溝槽圖案，利用等離子體方法進行溝槽 蝕刻。在該蝕刻過程中，由於超低k介電層與第二低k介電層材料性質的不同，其蝕刻速率 呈現顯著差異，產生很大的蝕刻選擇性。因此，可以非常容易地使得蝕刻停止在超低k介 電層處，形成溝槽。在獲得深度均勻的溝槽之後，在步驟414，對溝槽結構進行清洗，去除殘 餘的第二 BARC層，LTO層和第二光刻膠層的材料，從而獲得雙大馬士革結構。最後，在步驟 415，在雙大馬士革結構的通孔和溝槽中填充金屬銅，由此獲得銅互連結構。本發明實施例的將超低k值介電層穿插在低k值介電層中間作為中間停止層的工 藝，相比於現有技術中用單層材料構成IMD層的工藝來說，利用了超低k值介電層和低k值 介電層不同的蝕刻速率所產生的蝕刻選擇性，使得溝槽蝕刻均勻地停止在超低k值介電層 處，由此產生均勻的薄層電阻Rs，改善銅互連結構的性能。同時，由於中間停止層由超低k 值材料構成，可以使得IMD層的總體k值保持在低水平，甚至有所降低。這對於降低金屬連 線之間的相互作用、降低互連的RC延遲非常有利。另外，由於僅僅使用了超低k材料薄層插入在低k材料之間，因此最大程度地避免了對中間介電層機械強度的影響。
本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用於 舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外本領域技術人 員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的 變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由 附屬的權利要求書及其等效範圍所界定。
權利要求
1.一種用於互連工藝中的半導體器件，其特徵在於，所述半導體器件包括 前端器件層；在所述前端器件層上形成的通孔停止層； 在所述通孔停止層上形成的第一低k值介電層； 在所述第一低k值介電層上形成的超低k值介電層；在所述超低k值介電層上形成的第二低k值介電層，其中所述第二低k值介電層和所 述超低k值介電層對於等離子體刻蝕具有不同的蝕刻速率； 在所述第二低k值介電層形成的鈍化層；透過所述鈍化層、所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至 所述通孔停止層的通孔；以及透過所述鈍化層、所述第二低k值介電層蝕刻至所述超低k值介電層的溝槽。
2.如權利要求1所述的半導體器件，其特徵在於，所述互連工藝為銅互連工藝。
3.如權利要求1所述的半導體器件，其特徵在於，所述超低k值介電層和所述第一和第 二低k值介電層的材料選自k值為2. 5-2. 9的矽酸鹽化合物、k值為2. 2的甲基矽酸鹽化 合物、k值為2. 8的H0SP 以及k值為2. 65的SiLKtm0
4.如權利要求1所述的半導體器件，其特徵在於，所述第一低k值介電層厚度為 1000-2000 埃。
5.如權利要求1所述的半導體器件，其特徵在於，所述超低k值介電層的厚度為 300-800 埃。
6.如權利要求1所述的半導體器件，其特徵在於，所述第二低k值介電層的厚度為 1500-2500 埃。
7.如權利要求1所述的半導體器件，其特徵在於，所述第二低k值介電層的蝕刻速率是 所述超低k值介電層的7-8倍。
8.如權利要求1所述的半導體器件，其特徵在於，所述鈍化層的成分為二氧化矽，厚度 為 250-750 埃。
9.一種包含如權利要求1所述的半導體器件的集成電路，其中所述集成電路選自隨機 存取存儲器、動態隨機存取存儲器、同步隨機存取存儲器、靜態隨機存取存儲器、只讀存儲 器、可編程邏輯陣列、專用集成電路和掩埋式DRAM、射頻器件。
10.一種包含如權利要求1所述的半導體器件的電子設備，其中所述電子設備選自個 人計算機、可攜式計算機、遊戲機、蜂窩式電話、個人數字助理、攝像機和數位相機。
11.一種用於互連工藝中的半導體器件製造方法，其特徵在於，所述方法包括下列步驟在前端器件層上形成一通孔停止層； 在所述通孔停止層上形成第一低k值介電層； 在所述第一低k值介電層上形成超低k值介電層；在所述超低k值介電層上形成第二低k值介電層，其中所述第二低k值介電層和所述 超低k值介電層對於等離子體刻蝕具有不同的蝕刻速率； 在所述第二低k值介電層形成鈍化層；利用等離子體方法，透過所述鈍化層、所述第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至所述通孔停止層，形成通孔；利用等離子體方法，透過所述鈍化層、所述第二低k值介電層蝕刻至所述超低k值介電 層，形成溝槽。
12.如權利要求11所述的半導體器件製造方法，其特徵在於，所述互連工藝為銅互連工藝。
13.如權利要求11所述的半導體器件製造方法，其特徵在於，所述超低k值介電層和所 述第一和第二低k值介電層的材料選自k值為2. 5-2. 9的矽酸鹽化合物、k值為2. 2的甲 基矽酸鹽化合物、k值為2. 8的H0SP 以及k值為2. 65的SiLK 。
14.如權利要求11所述的半導體器件製造方法，其特徵在於，所述第一低k值介電層厚 度為 1000-2000 埃。
15.如權利要求11所述的半導體器件製造方法，其特徵在於，所述超低k值介電層的厚 度為300-800埃。
16.如權利要求11所述的半導體器件製造方法，其特徵在於，所述第二低k值介電層的 厚度為1500-2500埃。
17.如權利要求11所述的半導體器件製造方法，其特徵在於，所述第二低k值介電層的 蝕刻速率是所述超低k值介電層的7-8倍。
18.如權利要求11所述的半導體器件製造方法，其特徵在於，所述鈍化層的成分為二 氧化矽，厚度為250-750埃。
全文摘要
本發明公開了一種用於互連工藝中的半導體器件，包括前端器件層；在前端器件層上形成的通孔停止層；在通孔停止層上形成的第一低k值介電層；在第一低k值介電層上形成的超低k值介電層；在超低k值介電層上形成的第二低k值介電層，其中第二低k值介電層和超低k值介電層對於等離子體刻蝕具有不同的蝕刻速率；在第二低k值介電層形成的鈍化層；透過鈍化層、第二低k值介電層、超低k值介電層和第一低k值介電層蝕刻至通孔停止層的通孔；以及透過鈍化層、第二低k值介電層蝕刻至超低k值介電層的溝槽。本發明還提供了相應的的半導體器件製造方法。本發明的半導體器件能產生均勻的薄層電阻Rs，並使得介電層保持為低k值，具有改進的電學特性。
文檔編號H01L21/768GK102148216SQ20101011055
公開日2011年8月10日 申請日期2010年2月9日 優先權日2010年2月9日
發明者孫武, 李若園 申請人:中芯國際集成電路製造(上海)有限公司