交叉點存儲器中的參考架構的製作方法

2023-06-13 22:27:42

本公開涉及交叉點存儲器陣列中的參考和感測架構。

背景技術：

相變存儲器是典型地使用用於存儲器元件的硫族化合物材料的存儲器設備。存儲器元件是實際地存儲信息的部件。在操作中，相變存儲器通過在非晶相和晶相之間改變存儲器元件的相來將信息存儲在存儲器元件上。硫族化合物材料可以展現晶相或非晶相，從而展現低或高傳導性。一般地，非晶相具有低傳導性（高阻抗）且與重置狀態（邏輯零）相關聯，並且晶相具有高傳導性（低阻抗）且與置位狀態（邏輯一）相關聯。存儲器元件可以包括在存儲器單元中，所述存儲器單元還包括選擇器，即，耦合到存儲器元件的選擇設備。選擇設備配置為促進將多個存儲器元件組合到陣列中。

相變存儲器元件可以布置在交叉點存儲器陣列中，交叉點存儲器陣列包括布置在網格中的行地址線和列地址線。分別稱為字線（WL）和位線（BL）的行地址線和列地址線在網格的形成中交叉，並且每一個存儲器單元耦合在WL和BL之間，其中WL和BL交叉（即，交叉點）。應當指出，行和列是用於提供交叉點存儲器中的WL和BL的布置的定性描述的方便術語。

在編程操作期間，存儲器元件的相可以通過以下來改變：向WL施加第一偏置電壓和向BL施加第二偏置電壓，從而導致跨存儲器單元的差分偏置電壓，所述差分偏置電壓可以引起電流在存儲器元件中流動。差分偏置電壓可以跨存儲器單元維持足以使存儲器元件「迅速跳回」的第一時間段，並且然後維持第二時間段以將存儲器元件從非晶態轉變成晶態或者從晶態轉變成非晶態。迅速跳回是複合存儲器元件的性質，其導致傳導性的突然改變以及跨存儲器元件的電壓的相關聯的突然改變。

在讀取操作中，經由第一偏置電壓向WL和第二偏置電壓向BL的施加而選擇目標存儲器單元，WL和BL在一段時間間隔內在目標存儲器單元處交叉。作為結果的跨存儲器元件的差分偏置電壓配置為大於用於存儲器元件的最大置位電壓並且小於用於存儲器元件的最小重置電壓。作為響應，取決於存儲器元件處於晶態（置位）還是非晶態（重置），目標存儲器元件可以快速跳回或者可以不快速跳回。耦合到存儲器元件的感測電路配置為檢測在感測時間間隔中迅速跳回的存在或缺失。快速跳回的存在然後可以解釋為邏輯一，並且快速跳回的缺失可以解釋為邏輯零。

附圖說明

所要求保護的主題的特徵和優點將從與其一致的實施例的以下詳細描述而清楚，該描述應當參照隨附各圖進行考慮，其中：

圖1圖示了與本公開的若干實施例一致的系統框圖；

圖2A圖示了與本公開的各種實施例一致的交叉點存儲器系統的部分；

圖2B圖示了與本公開的一個實施例一致的示例二進位加權修整電容器電路；

圖2C是圖示了與本公開的各種實施例一致的固有電容和參考電壓調節電容的簡化概圖；

圖3A是圖示了圖2A的交叉點存儲器系統的示例存儲器讀取操作的時序圖；

圖3B是時序圖，其圖示了針對圖2A的交叉點存儲器系統的存儲器讀取操作，至用於置位和重置存儲器單元的感測放大器的示例感測和參考電壓以及輸入電壓；以及

圖4圖示了與本公開的各種實施例一致的用於產生交叉點存儲器中的參考電壓的操作的流程圖。

儘管將參照說明性實施例而進行以下具體實施方式，但是其許多可替換形式、修改和變型對於本領域技術人員將是清楚的。

具體實施方式

在讀取操作期間，感測電路配置為至少部分地基於電流是否在存儲器單元中流動而檢測是否已經發生迅速跳回。電流可以通過作為本地字線（LWL）上的電壓的改變而被檢測到的電荷的改變來檢測。電壓改變可能相對小並且典型地相對於參考電壓而被確定。外部生成的參考電壓要求從參考供應電壓到感測電路的傳導路徑，以便將參考電壓提供給感測電路。傳導路徑然後可以添加到與存儲器陣列相關聯的管芯尺寸。生成參考電壓進一步增加了與存儲器陣列相關聯的能量消耗。

一般地，本公開描述了配置為本地產生用於讀取存儲器單元的參考電壓的系統和方法。系統和方法配置為利用與本地WL和全局WL相關聯的固有電容、第一感測電路電容（例如，將WL耦合到感測電路的線的電容）以及作為存儲器訪問操作的部分而施加的偏置電壓。偏置電壓為固有電容充電。固有電容上的作為結果的電荷然後可以被利用來產生參考電壓。參考電壓的值至少部分地基於固有電容的相對值，包括例如第二感測電路電容，如本文所描述的。在實施例中，來自未選相鄰存儲器部分的未選全局WL可以耦合到感測電路，從而提供配置為調節參考電壓的調節電容，如本文所描述的。在另一個實施例中，修整電容器電路可以提供配置為產生期望參考電壓的附加電容（即，調節電容）。例如，修整電容器電路可以對應於二進位加權修整電容器，其配置為提供為多倍標稱電容的可選電容。倍數通過施加於二進位加權電容器的二進位選擇器值來確定。參考電壓可以通過改變二進位選擇器值而調節。例如，參考電壓可以調節為優化用於存儲器單元的最大置位電壓和最小重置電壓之間的感測裕度。

系統和方法可以進一步包括感測放大器。將參考電壓施加於第一輸入，並且將與參考電壓相關的感測電壓和所選存儲器單元的輸出（即，所檢測到的存儲器單元電壓）施加於感測放大器的第二輸入。在感測電壓的施加之前，感測放大器的第一輸入和第二輸入可以耦合以便產生參考電壓。該耦合可以通過在第一輸入和第二輸入公共模式處製造噪聲來增強噪聲拒絕。感測放大器然後可以在第一輸入和第二輸入解耦合併且感測電壓被施加於第二輸入時提供噪聲免疫性（即，公共模式噪聲拒絕）。感測放大器配置為接收感測電壓和參考電壓，並且至少部分地基於參考電壓和感測電壓的相對值來提供邏輯電平輸出，即邏輯一或邏輯零，其對應於VCC或VSS。例如，VCC可以具有1.2伏特的值並且VSS可以對應於接地（即，零伏）。

在下文中，關於字線描述用於本地參考電壓產生和存儲器單元輸出感測的技術。與本公開一致的，可以利用類似技術來產生用於位線的交叉點存儲器中的本地參考電壓和存儲器單元感測。

圖1圖示了與本公開的若干實施例一致的系統框圖100。系統100包括處理器102、存儲器控制器104和存儲器陣列106。處理器102通過總線108耦合到存儲器控制器104。處理器102可以提供包括（多個）存儲器地址的讀取和/或寫入請求，和/或將相關聯的數據提供給存儲器控制器104，並且可以從存儲器控制器104接收讀取的數據。存儲器控制器104配置為執行存儲器訪問操作，例如讀取目標存儲器單元和/或向目標存儲器單元寫入。應當指出，系統100被簡化以便於說明和描述。

存儲器陣列106對應於相變交叉點存儲器的至少部分，並且包括多個字線115、多個位線117和多個存儲器單元，例如存儲器單元107。每一個存儲器單元在WL和BL的交叉點處耦合在字線（「WL」）和位線（「BL」）之間。每一個存儲器單元包括配置為存儲信息的存儲器元件，並且可以包括耦合到存儲器元件的存儲器單元選擇設備（即，選擇器）。選擇設備可以包括雙向閾值開關、二極體、雙極結型電晶體、場效應電晶體等。存儲器陣列106配置為存儲二進位數據並且可以被寫入（即，編程）或從其讀取。

存儲器控制器104包括存儲器控制器邏輯110、WL控制電路114和BL控制邏輯116。存儲器控制邏輯110配置為執行與存儲器控制器104相關聯的操作。例如，存儲器控制邏輯110可以管理與處理器102的通信。存儲器控制器邏輯110可以配置為標識與每一個所接收的存儲器地址相關聯的一個或多個目標WL。存儲器控制器邏輯110可以配置為至少部分地基於目標WL標識符來管理WL控制邏輯114和BL控制邏輯116的操作。

WL控制邏輯114包括WL開關電路120和感測電路122。WL控制邏輯114配置為從存儲器控制器邏輯110接收（多個）目標WL地址，並且選擇用於讀取和/或寫入操作的一個或多個WL。例如，WL控制邏輯114可以配置為通過將WL選擇偏置電壓耦合到目標WL來選擇目標WL。WL控制邏輯114可以配置為通過使目標WL從WL選擇偏置電壓解耦合和/或通過將WL取消選擇偏置電壓耦合到WL，來取消選擇WL。WL控制邏輯114可以耦合到包括在存儲器陣列106中的多個WL 115。每一個WL可以耦合到對應於數個BL 117的數個存儲器單元。WL開關電路120可以包括多個開關，每一個開關配置為向WL選擇偏置電壓耦合（或解耦合）相應WL，例如WL 115a，以選擇相應WL 115a。例如，開關電路120可以包括多個電晶體。

BL控制邏輯116包括BL開關電路124。在一些實施例中，BL控制邏輯116可以包括感測電路，例如感測電路122。BL控制邏輯116配置為選擇用於讀取和/或寫入操作的一個或多個BL。BL控制邏輯116可以配置為通過將BL選擇偏置電壓（VPP）耦合到目標BL來選擇目標BL。例如，VPP可以具有5.0伏的值。BL控制邏輯116可以配置為通過從BL選擇偏置電壓解耦合目標BL和/或通過將BL取消選擇偏置電壓耦合到BL，來取消選擇BL。BL開關電路124類似於WL開關電路120，除了BL開關電路124配置為將BL選擇偏置電壓耦合到目標BL之外。

感測電路122配置為在感測間隔期間（例如在讀取操作期間）檢測快速跳回事件的存在或缺失。感測電路122配置為將與讀取操作的結果相關的邏輯電平輸出提供給例如存儲器控制器110。例如，如果檢測到快速跳回，則可以輸出對應於邏輯一的邏輯電平，並且如果沒有檢測到快速跳回，則可以輸出對應於邏輯零的邏輯電平。

例如，響應於來自存儲器控制器邏輯110的信號，WL控制邏輯114和BL控制邏輯116可以配置為：通過將WL 115a耦合到WL選擇偏置電壓以及將BL 117a耦合到BL選擇偏置電壓，來選擇用於讀取操作的目標存儲器單元，例如存儲器單元107。感測電路126然後可以配置為在感測間隔內監視WL 115a和/或BL 117a，以便確定快速跳回事件是否發生。如果感測電路126檢測到快速跳回事件，則存儲器單元107可以處於置位狀態中。如果感測電路126在感測間隔中沒有檢測到快速跳回事件，則存儲器單元107可以處於重置狀態中。

因而，WL控制邏輯114和/或BL控制邏輯116可以配置為選擇用於讀取操作的目標存儲器單元，發起讀取操作，在感測間隔中針對快速跳回事件監視所選存儲器單元，並且將感測的結果提供給例如存儲器控制器邏輯110。

圖2A圖示了與本公開的各種實施例一致的交叉點存儲器系統的部分200。部分200包括在存儲器單元216處交叉的BL和WL。部分200進一步包括BL偏置電路210、BL開關電路220、本地WL（LWL）開關電路222、全局WL（GWL）開關電路224和感測電路230。在一些實施例中，部分200可以包括GWLB開關225，其配置為表示存儲器陣列的相鄰部分。例如，BL偏置電路210和BL開關電路220可以包括在BL控制邏輯116中，並且LWL開關電路222、GWL開關電路224和GWLB開關225可以包括在WL控制邏輯114中。感測電路230是圖1的感測電路122的示例。

BL偏置電路210耦合到電壓供應VPP和BL開關電路220。BL開關電路220進一步通過本地BL 214耦合到存儲器單元216。LWL開關電路222通過LWL 212耦合到存儲器單元216，並且通過GWL 213耦合到GWL開關電路224。GWL開關電路224進一步耦合到感測電路230。LWL開關電路222配置為選擇LWL，例如LWL 212，並且將所選LWL 212耦合到GWL電路224。GWL開關電路224配置為在例如存儲器單元讀取操作期間將所選LWL（例如，LWL 212）和GWL 213耦合到感測電路230。

部分200進一步包括多個控制輸入。例如，VDM充當輸入至BL偏置電路210的控制信號。例如，VDM可以具有4.0伏的標稱值。當VDM增大到閾值以上時，BL偏置電路210的輸出AXN可以變為BLVDM，其涉及作為BLVDM ~ VDM – VTn的VDM，其中VTn是由VDM控制並且包括在BL偏置電路210中的開關的閾值電壓。在另一個示例中，GBLSEL是GBL（全局BL）選擇信號。GBLSEL是低態有效，這意味著耦合到BL開關電路220的GBL當GBLSEL為低時被選擇並且當GBLSEL為高時不被選擇。「低」和「高」在該上下文中是指邏輯電平並且可以涉及電壓，例如低可以對應於接地（例如，VSS）並且高可以對應於非零正電壓（例如，VCC=1.2伏）。LBLSEL是LBL（本地BL）選擇信號並且為低態有效。當GBLSEL和LBLSEL二者為低時，LBL 214耦合到AXN。LWLSEL（本地WL選擇）配置為控制將LWL 212耦合到GWL 213，並且GWLSEL配置為控制將GWL 213耦合到感測電路230。在一些實施例中，GWL開關電路224和LWL開關電路222可以包括取消選擇電路，其配置為在沒有被選擇時將GWL 213和/或LWL 212耦合到VSS。在這些實施例中，GWLDES和LWLDES配置為分別控制將GWL 213和LWL 212耦合到VSS。

部分200包括耦合到LWL 212的具有電容值CLWL的LWL固有電容218，以及耦合到GWL 213的具有電容值CGWL的GWL固有電容232。固有電容218、232分別對應於與LWL 212和GWL 213相關聯的固有電容。如本文中使用的，固有電容是存在於電路（例如，傳導路徑和/或開關）中的電容，而不是與可以添加到電路的電容器（即，分立元件）相關聯的電容。因而，儘管將電容218和232示為分別耦合到LWL 212和GWL 213，但是電容218和232不是分立元件。電容218對應於LWL 212的固有電容，並且電容232對應於GWL 213的固有電容。

在包括GWLB開關225的實施例中，部分200還可以包括具有電容值CGWLB的GWLB固有電容233。固有電容233配置為表示與GWL相關聯的電容，GWL包括在可以共享（例如，復用）感測電路230的存儲器陣列的另一個部分中。電容233可以由GWLB開關225選擇。在這些實施例中，電容233可以被利用作為調節電容，用於調節用於感測電路230的參考電壓，所述參考電壓至少部分地基於固有電容232、234、236，如本文所描述的。將電容233利用作為調節電容可以通過提供相對更好匹配的噪聲分量來改進噪聲拒絕，所述噪聲分量隨後可以通過例如感測放大器而消除。

感測電路230包括感測放大器240、HNEQ開關242、開關244A……244n的庫（總稱為開關庫244）、NLRU開關246和NLRL開關248。感測電路230包括具有電容CHNREG的第一感測電路電容234和具有電容CHNREGB的第二感測電路電容236。電容234、236分別表示GWL開關電路224與無限制上部讀取（NLRU）開關246之間以及GWLB SW 225與無限制下部讀取（NLRL）開關248之間的電路的固有電容。此處，上部和下部是指存儲器陣列（例如，圖1的存儲器陣列106）的部分。

在一些實施例中，感測電路230可以包括修整電容器電路250以及修整電容器開關TC SWA 288A和TC SWB 288B。TC SWA 288A配置為將修整電容器電路250耦合到節點HNREG。TC SWB 288B配置為將修整電容器電路250耦合到節點HNREGB。開關288A、288B配置為促進修整電容器電路250與存儲器陣列106的多於一個部分一起的使用。例如，TC SWA 288A可以斷開並且TC SWB 288B可以閉合，以將修整電容器電路250耦合到HNREGB來調節耦合到HNREGB的電容，如本文所描述的。在該第一示例中，存儲器單元216可以被選擇用於存儲器訪問操作。在另一個示例中，TC SWA 288A可以閉合併且TC SWB 288B可以斷開，以將修整電容器電路250耦合到HNREG來調節耦合到HNREG的電容。在該第二示例中，相鄰存儲器部分中的存儲器單元可以被選擇用於存儲器訪問操作。換言之，修整電容器電路250可以耦合到節點HNREGB或節點HNREG而不是二者。修整電容器電路250然後可以被利用來調節VREF，如本文所描述的。共享修整電容器電路250配置為節省管芯面積。

感測放大器240包括兩個輸入，其中第一輸入SA1耦合到節點HNREGB並且第二輸入SA2耦合到節點HNREG。HNEQ開關242耦合在節點HNREGB和HNREG之間。開關庫244包括多個開關244A……244n，其配置為個體地將節點HNREG和/或HNREGB耦合到VSS或者將節點HNREG和/或HNREGB從VSS解耦合。開關244A……244n由控制信號SMIN控制。SMIN為低態有效，因而開關244A……244n在SMIN為低時閉合併且在SMIN為高時斷開。NLRU開關246耦合在供應電壓WLVDM和節點HNREG之間，並且NLRL開關248耦合在供應電壓WLVDM和節點HNREGB之間。例如，WLVDM可以具有-3.6伏的標稱值。第一感測電路電容234耦合到節點HNREG，並且第二感測電路電容236耦合到節點HNREGB。GWL開關電路224耦合到節點HNREG，並且GWLB SW 225可以耦合到節點HNREGB。修整電容器電路250可以通過TC SWA 288A耦合到節點HNREG，或者通過TC SWB 288B耦合到節點HNREGB，如本文所描述的。

HNEQ開關242具有控制輸入HNEQ，並且配置為將節點HNREG耦合到節點HNREGB或者將節點HNREG從節點HNREGB解耦合。NLRU開關246和NLRL開關248各自具有相應控制輸入：NLRU和NLRL。NLRU開關246配置為將節點HNREG耦合到WLVDM，並且NLRL開關248配置為將節點HNREGB耦合到WLVDM。

感測放大器240可以包括兩個開關247、249、第一級SA級1和第二級SA級2。感測放大器240耦合到至少一個電壓供應VCC（邏輯電平供應），並且可以耦合到VSS，即，接地。感測放大器240進一步包括兩個控制輸入LSENB和SAEN。開關247配置為將節點SA2以及由此將節點HNREG耦合到SEN，SEN為至SA級1的輸入。開關249配置為將節點SA1以及由此將節點HNREGB耦合到REN，REN為至SA級1的另一個輸入。在一些實施例中，節點REN和SEN還可以耦合到至SA級2的輸入。開關247、249是由LSENB控制的高態有效開關，因而當LSENB為高時，HNREGB耦合到REN並且HNREG耦合到SEN。LSENB進一步耦合到SA級1並且是配置為啟用SA級1的低態有效信號。因而，SA級1在LSENB為低時啟用並且在LSENB為高時禁用，如本文所描述的。SAEN配置為啟用SA級2。在操作中，當SA級2啟用時，可以將存儲器讀取輸出提供給感測節點。

感測放大器240可以包括任何類型的感測放大器，其配置為接收負輸入電壓（例如，參考電壓和感測電壓）並且生成邏輯電平電壓輸出而同時避免轉變期間邏輯電平供應（例如，VCC和VSS）之間的短路電流。這樣的感測放大器可以配置為使負輸入電壓電平移位到正參考中間電壓。中間電壓的相應值可以至少部分地基於負輸入電壓的相對值。這樣的感測放大器可以進一步配置為至少部分地基於中間電壓的相對值而將中間電壓轉換成邏輯電平電壓輸出。這樣的感測放大器可以具有相對小的輸入偏移電壓，並且配置為提供相對低能量、相對高速度的電平移位以從相對低電平輸入產生邏輯電平輸出。

圖2B圖示了與本公開的一個實施例一致的包括二進位加權修整電容器251的示例電路部分260。二進位加權修整電容器251是圖2A的修整電容器電路250的一個示例。二進位加權修整電容器251包括多個（例如，四個）修整電容器282A……282D。每一個修整電容器282A……282D具有作為2的冪乘以標稱電容值dC的電容值。在非限制性示例中，dC的電容值可以為10毫微微法拉（fF）的量級。例如，第一修整電容器282A具有1（即，20）乘以dC的電容值，第二修整電容器282B具有2（即，21）乘以dC的電容值，第三修整電容器282C具有4（即，22）乘以dC的電容值，並且第四修整電容器282D具有8（即，23）乘以dC的電容值。二進位加權修整電容器251進一步包括多個開關284A……284D。開關的數目對應於修整電容器282A……282D的數目。每一個開關284A……284D的狀態配置為由選擇器286控制。當相應開關284A……284D閉合時，相關聯的修整電容器282A……282D耦合到開關288A、288B並且由此耦合到HNREG或HNREGB。因而，基於選擇器值（在該示例中，四位），開關284A……284D中沒有一個、一個或多個可以閉合。二進位加權修整電容器251然後可以按dC的分級來提供範圍零（即，全部開關284A……284D斷開）到15*dC（即，全部開關284A……284D閉合）中的可選修整電容值。因而，至少部分地基於固有電容218、232、234和236的電容值以及二進位加權修整電容器251的所選電容值，可以在節點HNREG和HNREGB中的一個或多個處產生所選參考電壓，如本文所描述的。

圖2C是圖示了與本地參考電壓產生相關聯的固有電容和參考電壓調節電容器電路252的簡化概圖270，如本文所描述的。參考電壓調節電容器電路252包括調節電容器253和調節電容器開關254。在實施例中，電路252可以對應於修整電容器電路250。在該示例中，Cxx SW 254對應於TC SWB 288B，TC SWA 288A斷開，從而使修整電容器電路250從節點HNREG解耦合，並且Cxx 253對應於修整電容器電路250的電容。在另一個實施例中，電路252可以對應於GWLB SW 225和固有電容233。在該實施例中，Cxx SW 254對應於GWLB SW 225並且電容253對應於電容233。因而，在該實施例中，Cxx對應於CGWLB。

固有電容218、232、234、236和調節電容253可以配置為一般並聯。電容218、232、234、236、253的耦合然後可以由HNEQ開關242、LWL開關223、GWL開關225和Cxx開關254來控制。LWL開關223和GWL 225開關可以分別包括在LWL開關電路222和GWL開關電路224中。一般地，在操作中，電容218、232、234、236、253可以被利用來存儲與用於感測放大器240的參考電壓相關的電荷。HNEQ開關242配置為耦合和解耦合節點HNREG和HNREGB，如本文所描述的。將調節電容253與固有電容236並聯耦合配置為提供與WLVDM相關的期望參考電壓。

一般地，具有電容C的電容性元件上的電荷Q等於電容和跨電容性元件的電勢差（即，電壓）之積（Q=C*V）。如本文使用的，「電容性元件」包括例如電容器、固有電容和/或它們中一個或多個的並聯組合。如果多個電容性元件（其中一個或多個具有初始電荷和對應初始電壓）然後並聯耦合，則初始電壓將均衡成最終電壓。基於電荷守恆，均衡之前的總電荷等於均衡之後的總電荷。例如，考慮具有電容C1和C2以及相應初始電壓V1和V2的兩個電容性元件。初始電荷為

。

如果電容器然後並聯耦合，則最終電荷為

其中Vf是跨並聯耦合的電容性元件的最終電壓。由於，所以

。

因而，

。

基於電荷守恆以及利用通過偏置電壓而充電的固有電容，可以本地產生參考電壓，如本文所描述的。

圖3A是圖示了交叉點存儲器系統200的示例存儲器讀取操作的時序圖300。圖3B是時序圖350，其圖示了針對交叉點存儲器系統200的存儲器讀取操作，至用於置位和重置存儲器單元的感測放大器的節點HNREG和HNREGB處的示例電壓，包括感測和參考電壓以及輸入電壓（REN，SEN）。當還關注於圖2A中所圖示的交叉點存儲器部分200和圖2C中所圖示的簡化部分270進行閱讀時，可以最佳地理解時序圖300、350。

時序圖300包括對應於控制輸入GWLSEL的波形302，對應於控制輸入LBLSEL的波形304，對應於控制輸入GBLSEL的波形306，對應於控制輸入NLRU（用於NLRU開關246的控制輸入）的波形308A，以及對應於控制輸入NLRL（用於NLRL開關248的控制輸入）的波形308B。時序圖300進一步包括對應於控制輸入LWLSEL的波形310，對應於控制輸入HNEQ的波形312，對應於BL偏置電壓電路210輸出AXN的波形314，對應於配置為啟用感測放大器240的第一級的控制輸入LSENB的波形316，對應於配置為啟用感測放大器240的輸出的控制輸入SAEN的波形318，以及對應於控制輸入SMIN的波形320，如本文所描述的。

時序圖350包括對應於在節點HNREGB處所檢測到的電壓（並且可以對應於參考電壓VREF）的波形322A，以及對應於在節點HNREG處所檢測到的電壓（並且可以對應於感測電壓VSENSE）的波形322B。波形322A和322B對應於用於置位狀態中的存儲器單元（例如，存儲器單元216）的HNREGB和HNREG處的電壓。時序圖350進一步包括類似于波形322A的波形324A以及類似于波形322B的波形324B，除了波形324A和324B對應於重置狀態中的存儲器單元（例如，存儲器單元216）之外。

時序圖350進一步包括對應於至感測放大器240的第一級的第一輸入電壓REN的波形326A，以及對應於至感測放大器240的第一級的第二輸入電壓SEN的波形326B，如本文所描述的。波形326A和326B對應於用於置位狀態中的存儲器單元（例如，存儲器單元216）的REN和SEN。時序圖350進一步包括對應於至感測放大器240的第一級的第一輸入電壓REN的波形328A，以及對應於至感測放大器240的第一級的第二輸入電壓SEN的波形328B，如本文所描述的。波形328A和328B對應於用於重置狀態中的存儲器單元（例如，存儲器單元216）的REN和SEN。

初始地，在時間t0處，GWLSEL和LWLSEL為低，並且LBLSEL和GBLSEL為高，從而指示相關聯的GWL、LWL、GBL、LBL沒有被選擇。NLRU為低，從而指示節點HNREG沒有耦合到WLVDM。類似地，NLRL為低，從而指示HNREGB沒有耦合到WLVDM。NLRL在時間段t0直到至少t11內保持為低。NLRL可以被利用用於針對相鄰存儲器陣列部分的存儲器讀取操作，這類似於NRLU，因而波形308B可以對應於針對相鄰存儲器部分的存儲器讀取操作的波形308A。HNEQ為低，從而指示節點HNREG沒有耦合到節點HNREGB。AXN為低，從而指示VDM也為低，LSENB為高，從而指示HNREGB耦合到REN，HNREG耦合到SEN並且SA級1沒有啟用。SAEN為低，從而指示感測放大器240輸出（即，SA級2）沒有啟用。SMIN為低，從而指示HNREG和HNREGB通過開關244A……244n耦合到VSS。因而，在時間t0處，固有電容218、232、234和236以及調節電容253上的電荷為零，並且HNREGB處的電壓、節點HNREG處的電壓、REN和SEN也為零（即，VSS）。

在時間t1處，GWLSEL、LBLSEL、GBLSEL和LWLSEL改變狀態，從而選擇GWL 213、LWL 212、LBL 214和相關聯的GBL並且由此將存儲器單元216耦合到BL偏置電路210和感測電路230。SMIN開關為高，從而斷開開關244A和244n並且從VSS解耦合節點HNREG和HNREGB。因而，在時間t1處，LWL開關223和GWL開關225閉合，從而將固有電容218和232耦合到節點HNREG。節點HNREGB和HNREG處的電壓、REN和SEN保持處於零。

在時間t2處，NLRU開關246閉合，從而將HNREG耦合到WLVDM。因而，在時間t2處，當NLRU開關246閉合時，固有電容218、232和234變為耦合到WLVDM並且開始充電至WLVDM。節點HNREG開始轉變到WLVDM並且節點HNREGB保持處於VSS。

在時間t3處，NLRU開關246斷開，從而從WLVDM解耦合固有電容218、232和234。從t2到t3的時間段表示預充電時間段。固有電容218、232和234在預充電時間段期間充電至WLVDM。在時間t3處，HNREGB保持處於VSS，並且HNREG（即，CHNREG）、GWL 213（即，CGWL）和LWL 212（即，CLWL）處於WLVDM。在時間t4處，響應於LWLSEL改變狀態，LWL開關電路222從GWL 213解耦合LWL 212，從而使LWL 212浮置。LWL 212保持充電至WLVDM。

在時間t5處，HNEQ開關242閉合，從而將HNREGB耦合到HNREG並且將SA1耦合到SA2。同樣在時間t5處，將VDM施加於BL偏置電路210，從而將AXN從VSS抬升到BLVDM。時間t5對應於存儲器單元216的狀態的感測間隔的開始以及還對應於用於感測放大器240的參考電壓VREF的產生。有利地，參考電壓VREF可以從GWL和LWL偏置電壓在本地並且在對應於感測間隔的時間段中產生。換言之，VREF可以理解為對LWL 212充電的意外副產物。因而，可以避免遠程地生成參考電壓何將遠程生成的參考電壓轉移到感測放大器240，並且不會增大感測間隔持續時間。耦合HNREGB和HNREG的附加優點在於，呈現在例如GWL、HNREG、HNREG和/或GWLB上的噪聲（如果被利用用於調節電容的話）可以變為公共模式。因而，感測放大器240可以減少或消除公共模式噪聲，從而導致相對改進的噪聲免疫性和魯棒性。

正好在HNEQ開始242閉合之前，即正好在時間t5之前，固有電容236（CHNREGB）和調節電容253（Cxx）配置為具有零電荷，並且固有電容232和234配置為分別具有以下所存儲的電荷：

以及

。

因而，正好在HNEQ開個242閉合之前，初始電荷Qi為：

。

如果電容236和253具有零電荷，則Qi為：

。

在HNEQ開關242閉合之後，電荷可以從電容232和234轉移到電容236和253。在穩定狀態，由於電容232、234、236和253並聯耦合，所以

其中Qf是總最終電荷，並且Vf是跨電容232、234、236、253的最終電壓。應當指出，LWL電容218沒有包括在該計算中，因為LWL開關223斷開使得LWL 212從至少GWL 213和感測電路230解耦合。基於電荷守恆（即，Qi=Qf），

其可以寫為：

其中Vf對應於參考電壓VREF，如本文所描述的。有利地，與本公開一致的，當經由節點HNREG將偏置電壓WLVDM施加於GWL 213時，可以利用本地偏置電壓WLVDM和存儲在固有電容（即，GWL電容CGWL和第一感測電路電容CHNREG）中的電荷來產生VREF。

BLVDM近似等於VDM，小於與BL偏置電路210相關聯的開關的閾值電壓（例如，VTn）。因而，已充電至WLVDM的LWL 212和現在充電至BLVDM的LBL 214提供跨存儲器單元216的差分電壓，其對應於BLVDM+|WLVDM|。換言之，由於WLVDM典型地為負並且BLVDM典型地為正，所以跨存儲器單元216的淨電勢差為BLVDM和WLVDM的絕對值之和。因而，取決於存儲器單元正存儲零（重置）還是一（置位），存儲器單元216可以在時間間隔t5到t6期間快速跳回（置位）或者可以不快速跳回（重置）。LWL 212上的電荷然後可以反映存儲器的狀態。例如，如果存儲器單元216的閾值電壓大於BLVDM+|WLVDM|，則沒有快速跳回可以發生，這對應於所存儲的邏輯零。如果快速跳回不發生，則LWL 212上的VLWL可以保持在WLVDM處或附近。在另一個示例中，如果存儲器單元216的閾值電壓小於或等於BLVDM+|WLVDM|，則可以發生快速跳回，這對應於所存儲的邏輯一。如果快速跳回發生，則LWL 212上的電壓（VLWL）可以增大成大於WLVDM，即|VLWL|小於|WLVDM|，因為電流流過存儲器單元。換言之，如果沒有發生快速跳回，則VLWL可以對應於WLVDM，並且如果發生快速跳回，則VLWL可以增大成靠近零。

與感測並發地，當HNEQ開關242閉合時，節點HNREG耦合到節點HNREGB。正好在HNEQ開關閉合（即，t5minus）之前，節點HNREGB處於VSS並且節點HNREG處於WLVDM。因而，固有電容234和232充電至WLVDM並且固有電容236和調節電容253處於VSS。在HNEQ開關242閉合之後，HNREGB和HNREG可以均衡到介於VSS與WLVDM之間的值。

因而，正好在時間t6之前，HNREGB、HNREG和GWL 213處的電壓可以在VREF處或附近，並且LWL 212可以具有對應於電壓VLWL（即，所檢測到的存儲器單元電壓）的電荷。在時間t6處，HNEQ開關242可以斷開，從而解耦合HNREGB和HNREG。同樣在時間t6處，BL偏置電路210可以從VPP解耦合，因而AXN可以返回到VSS。HNREGB和HNREG二者可以保持處於VREF並且GWL 213可以類似地處於VREF。

在時間t7處，LWL 212可以再次被選擇，並且LWL開關電路222可以將LWL 212耦合到GWL 213（即，GLWL）並且由此耦合到節點HNREG。來自LWL 212的VLWL然後可以與節點HNREG處的VREF組合以得到被配置為指示存儲器單元216的狀態的HNREG處的電壓VSENSE。

在時間t7之前，HNEQ開關斷開，因而節點HNREGB從節點HNREG解耦合。從發生在時間t5與t6之間的均衡起，節點HNREGB和節點HNREG二者處於VREF。因而，正好在時間t7之前，耦合到節點HNREG的固有電容232和234上的初始電荷為：

。

類似地，與LWL 212相關聯的初始電荷為CLWL*VLWL，其中VLWL對應於所檢測到的存儲器單元電壓，所檢測到的存儲器單元電壓可以在WLVDM或者與WLVDM和BLVDM相關的電壓處或者附近，例如零伏。再次基於電荷守恆：

其中VSENSE對應於節點HNREG處的電壓，所述電壓產生自在感測間隔之後將LWL 212與GWL 213和節點HNREG重新耦合。因而，

。

在時間間隔t7到t8期間，HNREGB可以處於VREF並且節點HNREG可以處於VSENSE。因而，在以時間t7開始的時間間隔期間，對於置位狀態中的存儲器單元，波形322A對應於VSENSE，並且波形322B對應於VREF，並且對於重置狀態中的存儲器單元，波形324A對應於VSENSE，並且波形324B對應於VREF。將VREF施加於輸入SA1並且將VSENSE施加於感測放大器240的輸入SA2。由於LSENB在時間間隔t7到t8中保持高，所以SA1耦合到REN並且SA2耦合到SEN，因而REN處於VREF並且SEN處於VSENSE。VSENSE與VREF之間的差異是正還是負（即，VSENSE＞VREF或者VSENSE＜VREF）然後可以指示是否發生快速跳回，並且由此指示存儲器單元216是存儲零還是一。如果VSENSE大於VREF，則感測放大器240配置為將邏輯一輸出到感測節點。如果VSENSE小於VREF，則感測放大器240配置為將邏輯零輸出到感測節點。

VSENSE與VREF之間的差異可以確定為

其在一些代數調處之後簡化成

。

由於VLWL在快速跳回缺失的情況下可以對應於WLVDM並且如果存在快速跳回則可以在零處或附近，所以可以合期望的是VREF在WLVDM/2處或附近。VREF可以在WLVDM/2處或附近，如果

的話。

因而，Cxx的選擇可以至少部分地基於CGWL、CHNREG和CHNREGB的值。

在一些實施例中，Cxx可以選擇為使得VREF不等於WLVDM/2。例如，將VREF調節為大於或小於WLVDM/2可以配置成適應存儲器單元閾值電壓的變化，由此提供存儲器單元的狀態的更可靠感測。換言之，調節VREF可以配置為優化對存儲器單元的狀態的感測。

在時間t8處，LSENB切換成低，從而使SA1從REN解耦合併且SA2從SEN解耦合，並且使得SA級1能夠至少部分地基於REN（即，VREF）和SEN（即，VSENSE）生成中間正參考電壓。節點SEN和REN上的電壓（其在時間t8之前處於零或零以下）配置為斜升到中間電壓VCC或VCC-|VTP|。節點SEN處於VCC還是VCC-|VTP|取決於VSENSE是大於還是小於VREF。例如，如果VSENSE大於VREF（即，VSENSE比VREF負得較少），則節點SEN可以達到VCC（波形326B）並且節點REN然後可以變為VCC-|VTP|（波形326A），其中VTP對應於包括在SA級1中的電晶體的閾值電壓。在另一個示例中，如果VSENSE小於VREF（即，VSENSE比VREF負得較多），則節點REN可以達到VCC（波形328A）並且節點SEN然後可以變為VCC-|VTP|（波形328B）。當節點REN和SEN分別從SA1和SA2解耦合時，SA級1可以配置為在節點SEN和REN處生成對應於VCC和VCC-|VTP|的中間輸出電壓。負輸入電壓可以通過例如SA級1而電平移位到VCC（例如，正、邏輯電平電壓）參考中間電壓。SA級1可以配置為在相對小輸入偏移電壓、供應之間的零靜態電流以及相對低能量消耗的情況下提供電平移位。

在時間t9處，SAEN切換成高以啟用SA級2。時間段t8到t9配置為允許中間電壓安定到穩定狀態。例如，在時間間隔t8到t9期間，相應VCC和VCC-|VTP|可以在SEN和REN上達到穩定狀態。在時間t9處，SA級2配置為至少部分地基於中間電壓的相對值將中間電壓轉換成邏輯電平電壓輸出，並且將邏輯電平輸出提供給感測節點。例如，SA級2可以耦合到SEN和REN。因而，在時間t9處，SAEN切換成高，由此將感測放大器的輸出提供給感測節點。如果VSENSE大於VREF，則輸出可以對應於VCC。如果VSENSE小於VREF，則輸出可以對應於VSS。在時間段t10處，對應於存儲器元件216的狀態的數據（例如，對應於邏輯零和/或邏輯一的（多個）電壓）從感測放大器240輸出給感測節點。在時間t10處，感測放大器240可以禁用。讀取操作可以在時間t11處結束。

因而，感測放大器240配置為接收VSENSE和VREF並且至少部分地基於VSENSE大於VREF還是小於VREF來提供邏輯電平輸出。SA級1配置為將VSENSE和VREF電平移位到以VCC為參考的相應中間電壓。SA級2配置為至少部分地基於中間電壓的相對值將中間電壓轉換成邏輯電平（例如，VSS或VCC）輸出，並且將輸出提供給感測節點。

因而，時序圖300、350和存儲器陣列部分200配置為說明用於利用例如WL偏置和固有電容來本地產生參考電壓的系統的操作。參考電壓可以通過調節電容來調節，所述電容例如包括在修整電容器電路250中的修整電容器或者與相鄰GWLB相關聯的固有電容233。

因而，圖2A、2B和2C圖示了通過感測電路使用固有電容來產生參考電壓。在實施例中，相鄰存儲器部分可以被利用（例如，GWLB）來提供附加固有電容以產生在WLVDM/2處或附近的參考電壓。在另一個實施例中，修整電容器電路可以提供調節電容。調節電容可以被利用來調節VREF。VREF可以被調節以適應相關聯的交叉點存儲器部分的特性。例如，VREF可以被調節成大於或小於WLVDM/2，以例如優化用於存儲器單元的最大置位電壓和最小重置電壓之間的感測裕度。

圖4圖示了與本公開的各種實施例一致的用於存儲器訪問操作的操作流程圖400，所述存儲器訪問操作包括產生交叉點存儲器中的參考電壓。操作可以例如由存儲器控制器執行，例如，包括WL控制邏輯114和BL控制邏輯116的存儲器控制器104。流程圖400描繪了配置為執行存儲器訪問操作的示例性操作，例如讀取操作。具體地，流程圖400描繪了配置為讀取存儲器單元的示例性操作，包括使用固有電容和偏置電壓來產生參考電壓，如本文所描述的。

流程圖400的操作可以以在操作402處解碼存儲器地址開始。在操作404處，與目標存儲器單元相關聯的GWL、LWL、GBL和LBL可以至少部分地基於所解碼的存儲器地址而被選擇。操作406可以包括將所選GBL和LBL耦合到偏置電路並且將GWL和LWL耦合到感測電路，例如，圖2A的感測電路230。操作408包括為所選GWL、LWL和第一感測電路電容進行預充電。例如，所選GWL、LWL和第一感測電路電容可以預充電至電壓WLVDM。

在操作410處，LWL可以從感測電路解耦合，並且BL偏置電壓可以施加於LBL。跨所選存儲器單元所施加的電壓然後可以對應於BLVDM減去WLVDM，並且配置為大於用於存儲器單元的最大置位電壓且小於用於存儲器單元的最小重置電壓。快速跳回可以將LWL上的電壓從WLVDM增大成在零處或附近的電壓，並且快速跳回的缺失可以不影響LWL上的電壓，即LWL電壓可以保持處於WLVDM。操作412包括利用與GWL相關聯的電容和第一感測電路電容上的電荷而產生參考電壓VREF。參考電壓可以至少部分地基於與GWL相關聯的固有電容、第一感測電路電容和第二感測電路電容以及調節電容，如本文所描述的。例如，感測電路230的節點HNREG和HNREGB可以耦合以均衡電容上的電壓。

在操作414處，在感測間隔之後，LWL可以耦合到感測電路。作為操作414的結果，節點HNREG可以充電至VSENSE。VSENSE至少部分地基於被讀取的存儲器單元的狀態。操作416可以包括至少部分地基於VREF和存儲器單元電壓VLWL來確定存儲器單元狀態。操作418可以包括提供對應於存儲器單元狀態的邏輯電平輸出。例如，例如感測放大器240的感測放大器可以配置為接收VSENSE和VREF，並且至少部分地基於VSENSE大於還是小於VREF而提供邏輯電平輸出。程序流然後可以在操作420處結束。

因而，流程圖400的操作配置為利用固有電容和WL偏置電壓WLVDM來產生參考電壓VREF。流程圖400的操作進一步配置為將偏置電壓施加於存儲器單元並且檢測所選存儲器單元電壓。快速跳回是否已經發生然後可以至少部分地基於所感測到的電壓VSENSE的相對值來確定，所感測到的電壓VSENSE與所檢測到的存儲器單元電壓VLWL和VREF相關。

儘管圖4圖示了根據一個實施例的各種操作，但是要理解到，並非在圖4中描繪的所有操作都是對於其它實施例所必需的。實際上，在本文中完全設想到，在本公開的其它實施例中，在圖4中描繪的操作和/或本文描述的其它操作可以以沒有在任何圖中特別示出的方式組合，但是仍舊與本公開完全一致。因而，針對沒有在一幅圖中精確示出的特徵和/或操作的權利要求被認為在本公開的範圍和內容內。

如在本文任何實施例中使用的，術語「邏輯」可以是指配置為執行任何前述操作的app、軟體、固件和/或電路。軟體可以體現為記錄在非暫時性計算機可讀存儲介質上的軟體包、代碼、指令、指令集合和/或數據。固件可以體現為硬編碼（例如，非易失性）在存儲器設備中的代碼、指令或指令集合和/或數據。

如在本文任何實施例中使用的，「電路」可以例如單個地或者以任何組合包括硬布線電路、諸如包括一個或多個個體指令處理核心的計算機處理器之類的可編程電路、狀態機電路和/或存儲由可編程電路執行的指令的固件。邏輯可以集體地或者個體地體現為形成較大系統的部分的電路，例如集成電路（IC）、專用集成電路（ASIC）、片上系統（SoC）、臺式計算機、膝上型計算機、平板計算機、伺服器、智慧型電話等。

在一些實施例中，硬體描述語言可以用於指定用於本文描述的各種邏輯和/或電路的（多個）電路和/或邏輯實現。例如，在一個實施例中，硬體描述語言可以符合超高速集成電路（VHSIC）硬體描述語言（VHDL）或者與之兼容，該硬體描述語言可以使得能夠實現本文描述的一個或多個電路和/或邏輯的半導體構造。VHDL可以符合IEEE標準1076-1987、IEEE標準1076.2、IEEE1076.1、VHDL的IEEE草案3.0-2006、VHDL的IEEE草案4.0-2008和/或其它版本的IEEE VHDL標準和/或其它硬體描述標準，或者與之兼容。

因而，本公開描述了配置為本地產生用於讀取存儲器單元的參考電壓的系統和方法。系統和方法配置為利用與本地WL和全局WL相關聯的固有電容以及第一感測電路電容。作為存儲器訪問操作的部分而施加的偏置電壓為固有電容充電。固有電容上的作為結果的電荷然後可以被利用來產生參考電壓。參考電壓的值至少部分地基於固有電容的相對值。在實施例中，來自未選相鄰存儲器部分的全局WL可以提供配置為調節參考電壓的調節電容，如本文所描述的。在另一個實施例中，修整電容器電路可以提供配置為產生期望參考電壓的附加（即，調節）電容。

系統和方法可以進一步包括兩級感測放大器。參考電壓通過以下而從固有電容上的電荷產生：耦合感測放大器的輸入，由此還使感測電路中呈現的噪聲成為公共模式。將參考電壓施加於第一輸入，並且將與參考電壓相關的感測電壓和所選存儲器單元的輸出施加於感測放大器的第二輸入。第一級配置為將負輸入電壓電平移位至以供應電壓VCC為參考的中間電壓。中間電壓從第一級輸出並且輸入到第二級。第二級將中間電壓轉換成邏輯電平信號，即，邏輯一或邏輯零，其對應於VCC或VSS。感測放大器配置為提供相對低能量、相對高速電平移位，電平移位配置為以相對魯棒的噪聲免疫性從相對低電平輸入產生邏輯電平輸出。

示例

本公開的示例包括諸如涉及交叉點存儲器中的參考架構的方法、用於執行該方法的動作的構件、設備或者裝置或系統之類的主題材料，如下文所討論的。

示例1

根據該示例，提供了一種裝置，包括配置為選擇用於存儲器訪問操作的目標存儲器單元的存儲器控制器。存儲器控制器包括：字線（WL）開關電路，配置為選擇與目標存儲器單元相關聯的全局WL（GWL）和本地WL（LWL）。存儲器控制器進一步包括位線（BL）開關電路，配置為選擇與目標存儲器單元相關聯的全局BL（GBL）和本地BL（LBL）；以及感測電路。感測電路包括第一感測電路電容和第二感測電路電容。感測電路配置為將所選GWL、LWL和第一感測電路電容預充電至WL偏置電壓WLVDM。感測電路進一步配置為利用所選GWL上的電荷和第一感測電路電容上的電荷來產生參考電壓（VREF）。感測電路進一步配置為至少部分地基於VREF和所檢測到的存儲器單元電壓VLWL來確定目標存儲器單元的狀態。

示例2

該示例包括示例1的要素，其中BL開關電路配置為將BL偏置電壓（BLVDM）施加於所選LBL。

示例3

該示例包括示例1的要素，進一步包括調節電容，其中VREF至少部分地基於調節電容。

示例4

該示例包括示例3的要素，其中調節電容包括修整電容器電路和未選GWL中的至少一個。

示例5

該示例包括示例3或4的要素，其中GWL電容和第一感測電路電容之和等於第二感測電路電容和調節電容之和。

示例6

該示例包括示例4的要素，其中修整電容器電路是二進位加權修整電容器。

示例7

該示例包括示例1至3中任一項的要素，其中VREF等於WLVDM的一半。

示例8

該示例包括示例3或4的要素，其中調節電容配置為調節VREF使得VREF大於或小於WLVDM的一半。

示例9

該示例包括示例4的要素，其中修整電容器電路配置為由相鄰存儲器部分共享。

示例10

該示例包括示例1至3中任一項的要素，進一步包括感測放大器，感測放大器包括耦合到第二感測電路電容的第一輸入和耦合到第一感測電路電容的第二輸入，感測電路配置為將第一輸入耦合到第二輸入以產生VREF。

示例11

該示例包括示例10的要素，其中感測放大器配置為接收與VREF和VLWL相關的所感測到的電壓（VSENSE），以將VSENSE和VREF電平移位到中間正參考電壓，並且將中間電壓轉換成對應於目標存儲器單元的狀態的邏輯電平輸出。

示例12

根據該示例，提供了一種方法，包括：通過存儲器控制器來選擇用於存儲器訪問操作的目標存儲器單元；通過字線（WL）開關電路來選擇與目標存儲器單元相關聯的全局WL（GWL）和本地WL（LWL）；通過位線（BL）開關電路來選擇與目標存儲器單元相關聯的全局BL（GBL）和本地BL（LBL）；通過感測電路將所選GWL、LWL和第一感測電路電容預充電至WL偏置電壓WLVDM；通過感測電路利用所選GWL上的電荷和第一感測電路電容上的電荷來產生參考電壓（VREF）；以及通過感測電路至少部分地基於VREF和所檢測到的存儲器單元電壓VLWL來確定目標存儲器單元的狀態。

示例13

該示例包括示例12的要素，並且進一步包括通過BL開關電路將BL偏置電壓（BLVDM）施加於所選LBL。

示例14

該示例包括示例12的要素，其中VREF至少部分地基於調節電容。

示例15

該示例包括示例14的要素，其中調節電容包括修整電容器電路和未選GWL中的至少一個。

示例16

該示例包括示例14的要素，其中GWL電容和第一感測電路電容之和等於第二感測電路電容和調節電容之和。

示例17

該示例包括示例15的要素，其中修整電容器電路是二進位加權修整電容器。

示例18

該示例包括示例的要素，其中VREF等於WLVDM的一半。

示例19

該示例包括示例14的要素，其中調節電容配置為調節VREF使得VREF大於或小於WLVDM的一半。

示例20

該示例包括示例15的要素，其中修整電容器電路配置為由相鄰存儲器部分共享。

示例21

該示例包括示例12的要素，並且進一步包括通過感測電路將感測放大器的第一輸入耦合到感測放大器的第二輸入以產生VREF，第一輸入耦合到第二感測電路電容並且第二輸入耦合到第一感測電路電容。

示例22

該示例包括示例21的要素，並且進一步包括通過感測放大器來接收與VREF和VLWL相關的所感測到的電壓（VSENSE）；通過感測放大器將VSENSE和VREF電平移位到中間正參考電壓；以及通過感測放大器將中間電壓轉換成對應於目標存儲器單元的狀態的邏輯電平輸出。

示例23

根據該示例，提供了一種系統，包括:處理器；交叉點存儲器陣列，其包括目標存儲器單元、目標字線（WL）和目標位線（BL）。目標存儲器單元耦合在目標WL和目標BL之間。系統進一步包括耦合到處理器和交叉點存儲器陣列的存儲器控制器。存儲器控制器配置為選擇用於存儲器訪問操作的目標存儲器單元。存儲器控制器包括：字線（WL）開關電路，配置為選擇與目標存儲器單元相關聯的全局WL（GWL）和本地WL（LWL）；位線（BL）開關電路，配置為選擇與目標存儲器單元相關聯的全局BL（GBL）和本地BL（LBL）；以及感測電路。感測電路包括第一感測電路電容和第二感測電路電容。感測電路配置為將所選GWL、LWL和第一感測電路電容預充電至WL偏置電壓WLVDM。感測電路進一步配置為利用所選GWL上的電荷和第一感測電路電容上的電荷來產生參考電壓（VREF），並且至少部分地基於VREF和所檢測到的存儲器單元電壓VLWL來確定目標存儲器單元的狀態。

示例24

該示例包括示例23的要素，其中BL開關電路配置為將BL偏置電壓（BLVDM）施加於所選LBL。

示例25

該示例包括示例23的要素，進一步包括調節電容，其中VREF至少部分地基於調節電容。

示例26

該示例包括示例的要素，其中調節電容包括修整電容器電路和未選GWL中的至少一個。

示例27

該示例包括示例25或26的要素，其中GWL電容和第一感測電路電容之和等於第二感測電路電容和調節電容之和。

示例28

該示例包括示例26的要素，其中修整電容器電路是二進位加權修整電容器。

示例29

該示例包括示例23至25的要素，其中VREF等於WLVDM的一半。

示例30

該示例包括示例25或26的要素，其中調節電容配置為調節VREF使得VREF大於或小於WLVDM的一半。

示例31

該示例包括示例26的要素，其中修整電容器電路配置為由相鄰存儲器部分共享。

示例32

該示例包括示例23至25中任一項的要素，進一步包括感測放大器，感測放大器包括耦合到第二感測電路電容的第一輸入和耦合到第一感測電路電容的第二輸入，感測電路配置為將第一輸入耦合到第二輸入以產生VREF。

示例33

該示例包括示例32的要素，其中感測放大器配置為接收與VREF和VLWL相關的所感測到的電壓（VSENSE），以將VSENSE和VREF電平移位到中間正參考電壓，並且將中間電壓轉換成對應於目標存儲器單元的狀態的邏輯電平輸出。

示例34

本公開的另一個示例是一種系統，包括布置為執行權利要求12至22中任一項的方法的至少一個設備。

示例35

本公開的另一個示例是一種設備，包括用於執行權利要求12至22中任一項的方法的構件。

已經在本文中描述了各種特徵、方面和實施例。這些特徵、方面和實施例易於相互組合以及進行變型和修改，如將由本領域技術人員所理解到的那樣。因此，本公開應當被視為涵蓋這樣的組合、變型和修改。