一種流水線模數轉換器的製作方法

2023-06-14 11:11:31

專利名稱：一種流水線模數轉換器的製作方法
技術領域：
本發明涉及一種流水線模數轉換器，尤其涉及一種消去採用保持電路的流 水線模數轉換器。
背景技術：
隨著半導體技術的日益發展，數字多媒體電子產品在人們的生活中扮演著 舉足輕重的作用。數位技術具有抗幹擾能力和穩定性強、電路結構簡單、設計 方便、集成度髙以及靈活性和可移植性的特點日益突出。而實際中遇到的大都 是連續變化的模擬量，需經過模/數轉換變成數位訊號才可輸入到數字系統中進 行處理和控制，因而作為把模擬電量轉換成數字量輸出的接口電路-模數轉換器 是現實世界中模擬信號向數位訊號的橋梁，是電子技術發展的關鍵和瓶頸所在。
由於流水線模數轉換器可以在速度、功耗和晶片面積上實現最好的折中。 目前，在高速、高精度模數轉換器中流水線型模數轉換器是主流產品。1987年 第一個單片集成的CMOS流水線模數轉換器設計成功。此後的幾十年，這種結構 的模數轉換器不斷得到改進。目前應用的流水線模數轉換器晶片，以1.5bit每 級，帶數字校正的結構最為流行。主要是該結構的流水線模數轉換器可以達到 更髙的速度、更大的校正範圍。
為了進一步保證流水線模數轉換器的速度和精度，現有技術中有取消採樣 保持電路有模數轉換器， 一般來說採樣保持電路的功耗要佔到整個模數轉換器 功耗的三分之一，同時，基於噪聲的考慮，採樣保持電路的採樣保持電容比較 大，整個採樣保持電路佔用了大量的晶片面積。消去採樣保持電路可以大大降 低整個流水線模數轉換器的功耗和面積。儘管，消去採樣保持電路可以帶來很 大優勢，同時也會存在一些問題。沒有採樣保持電路時候，流水線模數轉換器 的輸入模擬信號直接輸入到第一級乘法數模轉換器MDAC和第一級子模數轉換器 ADC進行採樣。如果MDAC和子ADC的在採樣相結束，進行保持時的時鐘信號有 偏差，那麼就會造成MDAC採樣電壓與子ADC採樣電壓不一致。隨著輸入信號頻 率的增加，這種現象會越來越嚴重。如果差值超過了流水線模數轉換器的校正 範圍，就會產生誤碼，將嚴重影響ADC的動態範圍。
隨著可攜式數碼產品的普及，對流水線模數轉換器設計提出了越來越苛刻 的要求，設計出低功耗、高速度、高精度流水線模數轉換器已漸成技術發展的趨勢。

發明內容
本發明目的就是提供一種低功耗、髙速度、髙精度的消去採用保持電路的 流水線模數轉換器。
為了達到上述發明目的，本發明的技術方案為 一種流水線模數轉換器， 它包括-
多個子流水級，其用於對輸入的模擬信號進行模數轉換和餘量放大，並將 每一個子流水級的輸出數字碼輸入到延時同步寄存器，且每一個子流水級輸出 的模擬信號進入下一級重複上述過程；
延時同步寄存器，其用於對每個子流水級輸出的數字碼進行延時對準，並
將對齊的數字碼輸入到數字校正模塊；
數字校正模塊，其用於接收同步寄存器的輸出數字碼，將接收的數字碼進 行移位相加，以得到模數轉換器的數字輸出碼；
它還包括
動態偏置電路，所述的動態偏置電路具有多個輸出端，多個輸出端與每一 級子流水級相電連接，所述的動態偏置電路根據輸入至各子流水級的採樣時鐘 的頻率相應地調整每個子流水級的運算放大器的偏置電平；
內置帶隙基準源電路，所述的內置帶隙基準源電路輸出端與所述動態偏置 電路的輸入端相連接，所述的內置帶隙基準源電路用於產生所述動態偏置電路 的參考電壓源。
更進一步地，所述的每一級子流水級採用結構為1.5bit的乘法數模轉換電路。
所述的子流水級為11個，各級產生的共22bit數字碼經過所述的延時同步 寄存器延時對準後輸入到數字校正電路處理並輸出12bit數字碼，具體地，所述 的子流水級包括10級相同的由子模數轉換模塊ADC和乘法數模轉換模塊 MDAC以及運算放大器構成的電路和最後一級兩比特Flash模數轉換器，輸入 信號首先通過第一級的子模數轉換器處理產生兩位數字碼，這兩位數字碼被送 入到延時同步寄存器中，同時送入到第一級中的MDAC模塊中，這樣第一子流 水級產生的餘量放大信號送入到下一子流水級中處理。這個過程一直持續到第 10級，最後一級為Flash模數轉換器，只完成模數轉換，產生兩位數字碼，不進行餘量放大。最後，各級產生的22位數字碼經過延時同步寄存器延時對準後， 輸入到數字校正電路處理輸出12bit數字碼。
所述的內置帶隙基準源電路包括工作模式控制開關，當所述的流水線模數 轉換器閒置時，所述的控制開關處於關斷狀態這樣可以保證在該流水線模數轉 換器不工作的時候可以工作在省電模式，從而節省電路功耗。
由於上述技術方案的運用，本發明具有下列優點由於本發明流水線模數轉 換器採用動態偏置電路，通過動態偏置電路對每一個子流水級中的運算放大器 提供偏置電流。該動態偏置電路根據輸入採樣頻率的不同，提供相應的偏置電 流提供給運算放大器。使得運算放大器不至於為了滿足最高採樣頻率的建立時 間而設計的"過量"、消耗的功耗過多，對於相對較低的採樣頻率，運放的功耗 相應的減小，從而整體上節省模數轉換器的功耗。


附圖1為本發明流水線模數轉換器電原理框圖； 附圖2為本發明流水線模數轉換器子流水級的電路原理圖； 附圖3為本發明流水線模數轉換器子流水級的電路示意圖； 附圖4為本發明流水線模數轉換器採樣時鐘波形圖； 附圖5為本發明流水線模數轉換器動態偏置電路的電路圖； 其中1、子流水級；2、延時同步寄存器；3、數字校正模塊；4、動態偏 置電路；5、內置帶隙基準源電路。
具體實施例方式
下面將結合附圖對本發明優選實施方案進行詳細說明
如圖l所示的流水線模數轉換器，其包括十一個子流水級1，子流水級l用 於對流水線模數轉換器輸入的模擬信號進行模數轉換和餘量放大，並將每一個 子流水級1的輸出數字碼輸入到延時同步寄存器2。每一個子流水級1輸出的模 擬信號進入下一級中重複上述過程。
延時同步寄存器2，其用於對各個子流水級1的輸出數字碼進行延時對準， 並將對齊的數字碼輸入到數字校正模塊3;
數字校正模塊3，其用於接收延時同步寄存器2的輸出數字碼，並將接收的 數字碼進行移位相加從而得到模數轉換器的數字輸出碼；動態偏置電路4，其用於根據採樣時鐘頻率的不同，相應地調整每個子流水 級1的運算放大器
內置帶隙基準源電路5,其用於產生溫度係數較低的基準電壓，作為整個流 水線模數轉換器的偏置電路的參考電壓源VREF。流水線模數轉換器輸入端的參 考電平REFN和REFP可以通過帶隙基準源產生也可以通過該流水線模數轉換 器的內置選擇控制位，片選為外部提供。
該流水線模數轉換器的十一個子流水級採用了 Scaling down架構。第一子 流水級和第二子流水級的運放和採樣保持電容都是單獨設計。第三到第十子流 水級採用相同的架構，如圖2和圖3所示。上述U級子流水級分別為stagel、 stage2、 stage3、 stage4、 stage5、 stage6、 stage7、 stage8、 stage9、 stage10和 最後一級兩比特Flash模數轉換器。其中，流水線模數轉換器的輸入信號直接 輸入到stagel，由stagel中的子模數轉換器處理產生兩位數字碼。這兩位數字 碼被送入到延時同步寄存器中，同時送入到stagel的MDAC模塊中，stagel產 生的餘量放大信號送入到stage2中處理。這個過程一直持續到第10級，最後一 級為Flash模數轉換器，只完成模數轉換，產生兩位數字碼，不進行餘量放大。 最後，各級產生的22位數字碼經過延時同步寄存器2延時對準後，輸入到數字 校正模塊3處理輸出12bit數字碼。故本發明的流水線模數轉換器的每一級乘法 數模轉換電路MDAC採用1.5bit的結構，在MDAC中，與採樣相關的開關為、
Sqn 、、 S。'2 、》co網、SCOAff2 、 *S*CAn 、 SCM2 、 5"c麵,，與保持相關的開關為、d 、 S髒2 、
;、SH2 。其中開關SG1 、 、 、 、 Sc/2 、 5"CM。,"採用同一時鐘控制，S,屍,、SCOM/>2 、
S，、 ^w採用同一時鐘控制，S^d、 &^2、 Sm、 &2採用同一時鐘控制，圖4 所示的為各採用時鐘波形圖，由於後續的數字校正電路的存在，可以擴大比較
器的誤差校正範圍。誤差校正範圍可以達到參考電壓的四分之一。sOT1、 ^^2關
斷瞬間完成採樣，由於子ADC的採樣開關&。， 、 &。Aff2與、 SCM2時序相同，在MDAC
完成採樣的同時，由子ADC對採樣信號量化編碼。而且由於子ADC中的比較器不是 開關電容比較器，不必考慮比較器和MDAC中採樣電容的充電時間常數不同的 問題。
本發明提供的動態偏置產生電路4如圖5所示，該動態偏置電路負責對每 一級MDAC中的運算放大器提供偏置電流。該偏置生成電路模塊為動態偏置，根據輸入採樣頻率的不同，提供相應的偏置電流提供給運算放大器，使得運算 放大器不至於為了滿足最高採樣頻率的建立時間而設計的"過量"、消耗的功耗 過多，對於相對較低的釆樣頻率，運放的功耗相應的減小，從而整體上節省功 耗。
所述的內置帶隙基準電壓源電路5，其為流水線模數轉換器的偏置生成電路 模塊提供基準電壓，並且該基準電壓源包含關斷開關。如果該開關關斷，整個 模數轉換器的運放的管子就進入截止區，處於關斷模式，可以保證在該流水線 模數轉換器不工作的時候可以工作在省電模式，節省電路功耗。
上述對本發明的流水線模數轉換器的原理架構進行了說明，由於消去了採 樣保持電路、增加了動態偏置電路和基準源電壓電路，從而可根據不同的採樣 時鐘頻率來調整整個模數轉換器的功耗，可以通過關斷帶隙基準，使得該流水 線模數轉換器工作在省電模式。從而節省了功耗。而且本發明在具體實現的時 候可採用數字工藝來實現，由於數字工藝中無法製作"模擬"電容，因此每一 子流水級中所用的採樣保持電容和運放的補償電容、共模反饋電容，可利用同 層金屬之間的寄生電容來實現，從而可將本發明流水線模數轉換器作為IP集成 到數字工藝實現的片上系統(SoC)上。
權利要求
1、一種流水線模數轉換器，它包括多個子流水級(1)，其用於對輸入的模擬信號進行模數轉換和餘量放大，並將每一個子流水級的輸出數字碼輸入到延時同步寄存器(2)，且每一個子流水級(1)輸出的模擬信號進入下一級重複上述過程；延時同步寄存器(2)，其用於對每個子流水級(1)輸出的數字碼進行延時對準，並將對齊的數字碼輸入到數字校正模塊(3)；數字校正模塊(3)，其用於接收同步寄存器(2)的輸出數字碼，將接收的數字碼進行移位相加，以得到模數轉換器的數字輸出碼；其特徵在於它還包括動態偏置電路(4)，所述的動態偏置電路(4)具有多個輸出端，多個輸出端與每一級子流水級(1)相電連接，所述的動態偏置電路(4)根據輸入至各子流水級的採樣時鐘的頻率相應地調整每個子流水級的運算放大器的偏置電平；內置帶隙基準源電路(5)，所述的內置帶隙基準源電路(5)輸出端與所述動態偏置電路(4)的輸入端相連接，所述的內置帶隙基準源電路(5)用於產生所述動態偏置電路(4)的參考電壓源。
2、 根據權利要求1所述的一種流水線模數轉換器，其特徵在於所述的每 一級子流水級(1)採用結構為1.5bit的乘法數模轉換電路。
3、 根據權利要求2所述的一種流水線模數轉換器，其特徵在於所述的子 流水級為11個，各級產生的共22bit數字碼經過所述的延時同步寄存器(2)延 時對準後輸入到數字校正電路(3)處理並輸出12bit數字碼。
4、 根據權利要求1所述的一種流水線模數轉換器，其特徵在於所述的內 置帶隙基準源電路(5)包括工作模式控制開關，當所述的流水線模數轉換器閒 置時，所述的控制開關處於關斷狀態。
全文摘要
本發明涉及一種流水線模數轉換器，它包括用於對輸入的模擬信號進行模數轉換和餘量放大的多個子流水級、用於對每個子流水級輸出的數字碼進行延時對準的延時同步寄存器、用於接收同步寄存器的輸出數字碼，將接收的數字碼進行移位相加，以得到模數轉換器的數字輸出碼的數字校正模塊，它還包括根據輸入至各子流水級的採樣時鐘的頻率相應地調整每個子流水級的運算放大器的偏置電平的動態偏置電路、用於產生所述動態偏置電路的參考電壓源的內置帶隙基準源電路，從而使得運算放大器不至於為了滿足最高採樣頻率的建立時間而設計的「過量」、消耗的功耗過多，對於相對較低的採樣頻率，運放的功耗相應的減小，從而整體上節省模數轉換器的功耗。
文檔編號H03M1/14GK101552609SQ200910114929
公開日2009年10月7日 申請日期2009年2月12日 優先權日2009年2月12日
發明者劉大偉 申請人:蘇州通創微芯有限公司