用於靜電放電保護的雙向可控矽整流器的製作方法
2023-06-18 00:51:21 3
專利名稱：用於靜電放電保護的雙向可控矽整流器的製作方法
技術領域：
本發明一般涉及半導體器件，並且更具體地涉及一種雙向可控矽整流器。
背景技術：
半導體集成電路(IC)一般很容易受靜電放電(ESD)事件的影響，該靜電放電可能損壞或者燒毀IC。ESD事件指的是在短時間內的(正或負)電流釋放現象，在這很短的放電時間內，有很大的電流通過IC。高電流可能由各種源產生，如人體。許多方案已經措施，用於保護IC免受ESD事件的影響。圖1和圖2示出已知的ESD保護方案的例子。
在使用淺溝槽隔離(STI)的深亞微米互補金屬氧化物半導體(「CMOS」)工藝中，已經使用一種可控矽整流器(SCR)來進行ESD保護。SCR的一個特性是其保持(/鉗制)電壓的能力。SCR可在維持其兩端低電平的情況下保持高電流，而且可用於旁路與ESD事件相關的高電流放電。
圖1是授予Rountre的名為「靜電放電保護電路」的美國專利No.5012317中圖3的再現。Rountre描述了由一個P+型區48、一個N型阱46、一個p型層44和一個N+區52組成的橫向SCR結構。根據Rountre所述，與ESD事件相關的正電流流經區48，並引起阱46和層44間的PN結產生「雪崩效應」。接著該電流從層44經PN結流向區52最後到地，從而保護IC免受ESD事件影響。然而，圖1所示的SCR結構的一個缺點是其容易被襯底噪聲意外觸發從而導致器件閉鎖。
圖2是授予Wang的名為「製造雙向過電壓和過電流保護設備的方法及其單元結構」的美國專利No.6,258,634(「634」專利)中圖5的再現。「634」專利描述的是一種兩端子ESD保護結構，該結構提供保護以防預可能出現在兩端子正極A和負極K的正負ESD脈衝的影響。當一個正脈衝被施加在兩端子A和K之間時，電晶體140和150導通。此後由p-n-p-n區114，116，118和120確定的SCR170被觸發成階躍恢復模式(snap-back)反過來，當一個負脈衝施加在兩端子A和K之間時，電晶體140和130導通。接著，由p-n-p-n區118，116，114和112確定的SCR180被觸發成階躍恢復模式。SCR170或180觸發成階躍恢復模式導致兩端子A和K之間形成了低電阻通路以便釋放ESD電流。圖3是「634」專利中圖6的再現，它展示了公開在「634」專利中的ESD保護結構的電流--電壓特性。但是，該結構形成在具有深n型阱的矽襯底內，因而必須用混合型CMOS工藝製造，該CMOS工藝支持深n阱製造處理步驟而不是一般的COMOS工藝。
發明內容
根據本發明，提供一種靜電放電保護器件，該器件包括半導體襯底，形成於半導體襯底內的隔離結構，設置在半導體襯底上與隔離結構接觸的電介質層，和形成於電介質層上的矽層，該矽層包括第一p型部分，與第一p型部分鄰接的第一n型部分，與第一p型部分和第一n型部分鄰接的第二p型部分，第二n型部分，第三p型部分，與第三p型部分鄰接的第三n型部分，和與第三p型部分和第三n型部分鄰接的第四p型部分，其中在第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分和第三n型部分中至少一個與隔離結構重疊以提供靜電放電保護。
在一個方面，該矽層進一步包括設置在第二p型部分和第二n型部分之間的第一緩衝器部分。
另一個方面中，該矽層進一步包括設置在第二n型部分和第三p型部分之間的第二緩衝器部分。
同樣根據本發明，提供一種集成電路。該電路包括第一端子，第二端子和耦合在第一端子和第二端子之間的靜電放電器件。該器件包括半導體襯底，形成於半導體襯底內的隔離結構，設置在半導體襯底上與隔離結構接觸的電介質層，和形成於電介質層上的矽層。該矽層包括第一p型部分，與第一p型部分鄰接的第一n型部分，與第一p型部分和第一n型部分鄰接的第二p型部分，第二n型部分，第三p型部分，與第三p型部分鄰接的第三n型部分，與第三p型部分和第三n型部分鄰接的第四p型部分。其中，第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分和第三n型部分與隔離結構重疊。並且其中第一p型部分和第一n型部分與第一端子耦合，而第四p型部分和第三n型部分與第二端子耦合。
此外根據本發明，提供一種保護互補金屬氧化物半導體(CMOS)器件免受靜電放電損壞的方法。它包括在互補金屬氧化物半導體電路中提供雙向可控矽整流器；將雙向可控矽整流器與互補金屬氧化物半導體電路的襯底隔離；提供耦合到雙向可控矽整流器上的信號焊盤，以接收靜電放電；以及利用雙向可控矽整流器保護該器件免受靜電放電的影響。
本發明其它的目的和優點將部分地在後續的描述中說明。並且部分在描述中顯而易見或者可在發明的實踐中得到。本發明的目的和優點可以通過所附權利要求中具體指出的元件和組合實現。
應該理解，前面的概括和下面詳細的描述僅是示例性和解釋性的，而不是對本發明的限制。
併入說明書並且構成說明書的一部分的附圖，展示了本發明的幾個具體實施方案，並且和文字描述一起解釋本發明的原理。
圖1是在集成電路中形成的一種已知可控矽整流器結構的橫剖視圖；圖2是在集成電路中形成另一種已知可控矽整流器結構的橫剖視圖；圖3表示圖2所示的可控矽整流器結構的電流--電壓特性；圖4是本發明的一種實施例的雙向SCR結構的布局；圖5是圖4所示的雙向SCR結構的透視圖；
圖6是本發明的另一個實施例中的雙向SCR結構的布局；圖7是圖6所示的雙向SCR結構的透視圖；圖8是使用本發明雙向SCR的ESD保護電路的電路圖；以及圖9是另一個使用本發明雙向SCR的ESD保護電路的電路圖。
具體實施例方式
參考附圖中示出的例子，詳細說明本發明的實施例。任何可能的情況下，在所有的附圖中，用相同的附圖標記表示相同或相似的部分。
根據本發明，在矽層中提供用於ESD保護的雙向SCR。該雙向SCR也可形成在多晶矽層(PSCR)中。本發明的SCR或PSCR設置在淺槽隔離(「STI」)上，因而與襯底電氣隔離。所以本發明的SCR或PSCR對襯層噪音不敏感。儘管本發明的SCR一般地被描述成形成於多晶矽層裡，但本技術領域的技術人員會理解本發明的SCR也可以在單矽層中形成，如在絕緣體上矽(silicon-on-insulator)IC中形成。
圖4展示根據本發明的一個實施例的雙向SCR結構的設計。參考圖4，SCR 200包括第一p型部分201，與第一p型部分201鄰接形成的第一n型部分202，與第一p型部分201和第一n型部分202鄰接形成的第二p型部分203，與第二p型部分203鄰接的第二n型部分204，與第二n型部分204鄰接的第三p型部分205，第三n型部分206和與第三p型部分205鄰接並且也與第三n型部分206鄰接形成的第四p型部分207。SCR 200在多晶矽層212中形成。在SCR200的上方形成電阻保護氧化層(RPO)210以防止在SCR 200上的多酸生長。
圖5是SCR 200的一個透視圖。參照圖5，SCR 200設置在電介質層218上。電介質層218可能是一個柵極電介質層，它被設置在形成於半導體襯底214內的STI區域216上。在本發明的一個實例中，半導體襯底214是一p型襯底。SCR 200與半導體襯底214電氣隔離，因而免受襯底噪聲的影響。
圖6展示根據本發明的另一實施例的雙向SCR結構的布局。參照圖6，一個SCR 200包括第一p型部分201，與第一p型部分201鄰接形成的第一n型部分202，與第一p型部分201和第一n型部分202鄰接形成的第二p型部分203，第二n型部分204，第三p型部分205，第三n型部分206，和與第三p型部分205鄰接也與第三n型部分206鄰接形成的第四p型部分207。
SCR 200另外還包括第一緩衝器部分208，和第二緩衝器部分209。第一緩衝器部分208設置在第二p型部分203和第二n型部分204之間並與二者鄰接。在一個實施例中，第一緩衝器部分208摻雜有n型摻雜劑，其摻雜濃度低於第一n型部分202，第二n型部分204或第三n型部分206中任何一個的摻雜濃度。在另一個實施例中，第一緩衝器部分208摻雜有p型摻雜劑，其摻雜濃度低於第一p型部分201，第二p型部分203，第三p型部分205或第四p型部分207中的任何一個的摻雜濃度。在又一個實施例中，第一緩衝器部分208不摻雜摻雜劑，即本徵矽。
再參考圖6，第二緩衝器部分209設置在第二n型部分204和第三p型部分205之間並與二者鄰接。在一實施例中，第二緩衝器部分209摻雜有n型摻雜劑，其摻雜濃度低於第一n型部分202，第二n型部分204或第三n型部分206中任何一個的摻雜濃度。在另外一個實施例中，第二緩衝器部分209摻雜有p型摻雜劑，其摻雜濃度低於第一p型部分201，第二p型部分203，第三p型部分205或第四p型部分207中任何一個的摻雜濃度。在又一個實施例中，第二緩衝器部分209是不摻雜的。
在操作中，SCR 200利用第一緩衝器部分208，第二緩衝器部分209，或同時利用第一緩衝器部分208和第二緩衝器部分209抑制SCR 200的結漏電流，該漏電流是由於第一緩衝器部分208和第二緩衝器部分209上的摻雜劑濃度差而引起。
圖7是SCR200的透視圖。參考圖7，SCR 200設置在電介質層218上。電介質層218設置在形成於半導體襯底214中的STI區216上。SCR200與半導體襯底214電氣隔離因而免受襯底噪聲的影響。
本發明中的雙向SCR包含兩個端子，ESD電流可以流經這兩端子。第一端子連接到第一p型部分201和第一n型部分202，並且第二端子連接到第四p型部分207和第三n型部分206。在一個實施例中，SCR的一個端子連接到電壓源，該電壓源或者是高電壓源VDD，或者是低電壓源VSS，並且另一個端子連接到信號焊盤，以便接收ESD電流。另一種選擇是，SCR一個端子與高電壓源VDD連接並且另一個端子與低電壓源VSS連接。在另一個實施例中，SCR的一個端子連接到第一信號焊盤而另一個端子連接到第二信號焊盤。在操作中，當ESD事件出現在兩個端子中的一個端子上時，包括第一p型部分201，第二p型部分203，第二n型部分204，第三p型部分205和第三n型部分206的第一SCR執行正電流事件的從第一端子到第二端子的旁路，或者包括第四p型部分207，第三p型部分205，第二n型部分204，第二p型部分203和第一n型部分202的第二SCR執行負電流事件的從第二端子到第一端子的旁路。
本發明中的雙向SCR也可以在絕緣體上矽(SOI)CMOS集成電路中實現。在SOI CMOS器件中，絕緣體設置在半導體襯底上。在上述及圖4-7中所描述的所有實施例中，然後本發明中的雙向SCR形成在位於單矽或多晶矽層中的絕緣體上。
在操作中，絕緣體隔離SOI集成電路中的器件。因此，一種保護矽絕緣體上矽器件免受靜電放電影響的方法，包括通過SOI電路把信號提供給器件。接著，在SOI電路中提供雙向可控矽整流器同時將其與SOI電路的襯底隔離。於是多晶矽可控整流器可以保護SOI器件免受靜電放電的影響。
圖8是具有兩個雙向SCR，BD ESD箝位電路1和BD ESD箝位電路2的ESD保護電路的電路圖。如圖8所示，每一個雙向SCR用作雙向ESD鉗位電路，以導通輸入焊盤和所設計的ESD路徑間的ESD電流。在操作中，當ESD事件被施加到在輸入焊盤時，其中VSS相對接地，ESD電流觸發BD ESD鉗位電路1並且被通過BD ESD鉗位電路1導向地。
如圖9所示，雙向SCR可控矽整流器還可以在耐高壓的I/O電路中的ESD鉗位電路中實現。這樣的耐高壓電路是公知的，它被描述在「AVersatile 3.3/2.5/1.8-V CMOS I/O Driver Built in a 0.2-Φm，3.5-nmTox，1.8-V CMOS Technology」中，該文章發表在IEEE(電氣和電子工程師協會)Journal of Solid-State Circuits，Vol.34，No.11，pp.1501-11(Nov.1999)。耐高壓電路還被描述在「High-Voltage-TolerantI/O Buffers with Low-Voltage CMOS Process」中，該文章由Singh etal，發表在ld.at pp.1512-25。上述文章以參考的方式併入本文。
因此，本發明也包括保護CMOS半導體器件免受靜電放電影響的方法。該方法通過CMOS電路和互補金屬氧化物半導體電路中的雙向可控矽整流器給器件提供信號。雙向可控矽整流器與CMOS器件的襯底相隔離。
通過參閱在此公開的本發明的說明書和實際應用，本發明的其它實施例對本領域的技術人員來說是顯而易見的。這是指說明書和實施例僅是示例性的。本發明的真正範圍和實質將在接下來的權利要求中指出。
權利要求
1.一種靜電放電保護器件，包括半導體襯底；在半導體襯底中形成的隔離結構；設置在半導體襯底上並與隔離結構接觸的電介質層；以及形成於電解質層上的矽層，該矽層包括第一p型部分，與第一p型部分鄰接的第一n型部分，與第一p型部分和第一n型部分鄰接的第二p型部分，第二n型部分，第三p型部分，與第三p型部分鄰接的第三n型部分，與第三p型部分和第三n型部分鄰接的第四p型部分，其中第一p型部分，第二p型部分，第三p型部分和第四p型部分中的至少一個與隔離結構重疊以提供靜電放電保護。
2.如權利要求1所述的器件，其中第二n型部分與第二p型部分鄰接。
3.如權利要求1所述的器件，其中第三p型部分與第二n型部分鄰接。
4.如權利要求1所述的器件，其中所述矽層進一步包括設置於第二p型部分和第二n型部分之間的第一緩衝器部分。
5.如權利要求4所述的器件，其中所述矽層的第一緩衝器部分摻雜有n型摻雜劑，其摻雜濃度低於第一n型部分，第二n型部分或第三n型部分中任一個的摻雜濃度。
6.如權利要求4所述的器件，其中該矽層的第一緩衝器部分摻雜有p型摻雜劑，其摻雜濃度低於第一p型部分，第二p型部分，第三p型部分，或者第四p型部分中任一個的摻雜濃度。
7.如權利要求4所述的器件，其中該矽層的第一緩衝器部分是不摻雜的。
8.如權利要求1所述的器件，其中該矽層進一步包括設置於第二n型部分和第三p型部分之間的第二緩衝器部分。
9.如權利要求1所述的器件，其中第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分，和第三n型部分全都與隔離結構重疊以提供靜電放電保護。
10.一種集成電路，包括第一端子；第二端子；以及耦合於第一端子和第二端子之間的靜電放電器件，該靜電放電器件包括半導體襯底；在半導體襯底中形成的隔離結構；設置在半導體襯底上與隔離結構接觸的電介質層；以及形成在電介質上的矽層，該矽層包括第一p型部分，與第一p型部分鄰接的第一n型部分，與第一p型部分和第一n型部分鄰接的第二p型部分，第二n型部分，第三p型部分，與第三p型部分鄰接的第三n型部分，和與第三p型部分和第三n型部分鄰接的第四p型部分，其中，第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分，第三n型部分與隔離結構重疊，以及其中，第一p型部分和第一n型部分連接到第一端子上，第四p型部分和第三n型部分連接到第二端子。
11.如權利要求10所述的集成電路，其中第一端子連接到電壓源，第二端子連接到信號焊盤。
12.如權利要求10所述的集成電路，其中第一端子連接到VDD源，第二端子連接到VSS源。
13.如權利要求10所述的集成電路，其中第一端子連接到第一信號焊盤並且第二端子連接到第二信號焊盤。
14.如權利要求10所述的集成電路，其中矽層進一步包括設置於第二p型部分和第二n型部分之間的第一緩衝器部分。
15.如權利要求10所述的集成電路，其中矽層進一步包括設置於第二n型部分和第三p型部分之間的第二緩衝器部分。
16.一種保護互補金屬氧化物半導體器件免受靜電放電影響的方法，包括在互補金屬氧化物半導體電路中提供雙向可控矽整流器；使雙向可控矽整流器與互補金屬氧化物半導體電路的襯底相隔離；提供一個連接到雙向可控矽整流器上的信號焊盤，以便接收靜電放電；以及用雙向可控矽整流器保護器件免受靜電放電的影響。
17.如權利要求16所述的方法，其中靜電放電是正放電。
18.如權利要求16所述的方法，其中靜電放電是負放電。
19.如權利要求16所述的方法，其中隔離雙向可控矽整流器與互補金屬氧化物半導體電路襯底的步驟，包括在襯底和雙向可控矽整流器之間提供一個絕緣層的步驟。
20.如權利要求19所述的方法，進一步包括在矽層中形成雙向可控矽整流器的步驟。
全文摘要
一種在矽層中形成的雙向可控矽整流器，該整流器設置在淺槽隔離上，因而與襯底電氣隔離，以便使其對襯底噪聲不敏感，以用於靜電放電保護。一種包括半導體襯底的靜電放電保護器件包括第一p型部分，與第一p型部分鄰接的第一n型部分，與第一p型部分和第一n型部分鄰接的第二p型部分，第二n型部分，第三p型部分，與第三p型部分鄰接的第三n型部分，和與第三p型部分和第三n型部分鄰接的第四p型部分，其中第一p型部分，第二p型部分，第三p型部分，第四p型部分，第一n型部分，第二n型部分，第三n型部分中至少一個與隔離結構重疊。
文檔編號H01L21/44GK1457097SQ03128670
公開日2003年11月19日 申請日期2003年4月30日 優先權日2002年5月6日
發明者張智毅 申請人:財團法人工業技術研究院