顯示面板及驅動裝置的製作方法

2023-06-05 20:49:01 2

專利名稱：顯示面板及驅動裝置的製作方法
技術領域：
本發明系有關於一種驅動裝置，特別是有關於一種配置在顯示面板上的驅動裝置，此驅動裝置中的每一級驅動單元可輸出多級驅動信號至顯示陣列。
背景技術：
在液晶顯示器中，通常具有柵極驅動器來驅動顯示面板顯示影像。在習知技術上，大多是以一或多個柵極驅動集成電路來驅動顯示面板。隨著顯示器的製造成本降低以及生產周期縮點的需求，發展出非晶娃整合型柵極驅動器(amorphous silicon(A-Si)integrated gatedriver,ASG) ^SG技術系以非晶娃製程來實現陣列程序(array process) 以將柵極驅動器整合在顯示面板上，因此ASG技術也稱為GOP (gate driver on panel)。與習知柵極驅動集成電路的Poly-Si薄膜電晶體(thin film transistor, TFT)相比，GOP 技術的 A-Si TFT 移動率(mobility) (O. 5 Icm2/Vs)僅是 Poly-Si TFT 移動率(100 300cm2/Vs)的1/200 1/300。在相同的電路驅動能力前提下，A-Si TFT的尺寸必須大於Poly-Si TFT的尺寸，因此A-Si TFT的寄生電容也較大，導致A-Si TFT所組成的柵極驅動電路的功率消耗也因此而增加。圖I系表示習知GOP技術的柵極驅動集成電路中每一驅動單元的電路。柵極驅動集成電路包括複數個圖I的驅動單元，每一驅動單元I產生一驅動信號Dout給顯示陣列的一柵極線，且包括控制電路10、電晶體Mb、Mc、與MQ、以及電容器Ce。控制電路10根據時脈信號Clockjn以及起始信號STV來產生控制信號SP與SQ。由電晶體Mb、Mc、與MQ以及電容器Ce所組成的輸出電路則根據控制信號SP與SQ以及時脈信號Clock_in來致能驅動信號Dout。在圖I的驅動單元I中，由於電晶體Mb、Mc、與MQ為A-Si TFT，因此，為了能達到較佳的電路驅動能力，這些電晶體的尺寸需增加，使得柵極驅動集成電路佔用了顯示面板上較大的面積。此外，電晶體Mb、Mc、與MQ的寄生電容較大，導致柵極驅動集成電路的功率消耗增加。

發明內容
為了能解決習知技術所導致的問題，本發明提供一種驅動裝置，其包括複數驅動單元。複數驅動單元根據複數時脈信號CKl CKj來輸出產生複數驅動信號Dl Dn。驅動信號Dl Dn依序地被致能，j、n各自為一正整數。時脈信號CKi+Ι以一單位時間來延遲於時脈信號CKi，i為一正整數且I彡i彡j-Ι。每一驅動單元產生驅動信號Dl Dn中至少兩驅動信號。每一驅動單元包括驅動電路、第一輸出電路、第二輸出電路、以及維持電路。控制電路產生一第一控制信號以及一第二控制信號。第一輸出電路產生驅動信號Dl Dn中的一第一驅動信號，且根據第一控制信號以及時脈信號CKl CKj中一第一時脈信號與一第二時脈信號來致能第一驅動信號。第二輸出電路產生驅動信號Dl Dn中的一第二驅動信號，且根據第一控制信號以及時脈信號CKl CKj中一第三時脈信號與一第四時脈信號來致能第二驅動信號。第一驅動信號以及第二驅動信號依序地被致能。
本發明另提供一種顯示面板，其包括複數柵極線、複數源極線、以及複數驅動單元。柵極線GLl GLn以一第一方向依序配置，η為一正整數。複數源極線，以一第二方向依序配置，且與柵極線GLl GLn交錯形成一顯示陣列。複數驅動單元根據複數時脈信號CKl CKj來產生驅動信號Dl Dn，j為一正整數。這些驅動單元將驅動信號Dl Dn分別提供至柵極線GLl GLn，且驅動信號Dl Dn依序地被致能。脈信號CKi+Ι以一單位時間來延遲於時脈信號CKi，i為一正整數且KiS j-Ι。驅動單元中的每一者產生驅動信號Dl Dn中至少兩驅動信號且包括控制電路、第一輸出電路、第二輸出電路、以及維持電路。控制電路產生一第一控制信號以及一第二控制信號。第一輸出電路產生驅動信號Dl Dn中的一第一驅動信號，且根據第一控制信號以及時脈信號CKl CKj中一第一時脈信號與一第二時脈信號來致能第一驅動信號。第二輸出電路產生驅動信號Dl Dn中的一第二驅動信號，且根據第一控制信號以及時脈信號CKl CKj中一第三時脈信號與一第四時脈信號來致能第二驅動信號。在一些實施例中，複數驅動單元區分為一第一組以及一第二組。每一驅動信號由 歸屬於第一組的複數驅動單元中的一者的第二輸出電路以及歸屬於第二組的複數驅動單元中的一者的第一輸出電路所產生。


圖I表示習知根據GOP技術下柵極驅動集成電路中每一驅動單元的電路；圖2表示根據本發明一實施例的顯示面板；圖3A與圖3B表示根據本發明一實施例，產生連續的兩個驅動信號的一驅動單元的詳細電路；圖4表示圖3A、圖3B的起始信號、時脈信號、控制信號、以及驅動信號的波形；圖5A與圖5B表示根據本發明一實施例，產生非連續的兩個驅動信號的每一驅動單元的詳細電路；圖6表示根據本發明另一實施例的顯示面板中產生與控制驅動信號的驅動裝置；圖7A與圖7B表示根據本發明一實施例，產生連續的三個驅動信號的每一驅動單元的詳細電路；圖8表示圖7A、圖7B中起始信號、時脈信號、控制信號、以及驅動信號的波形；圖9A與圖9B表示根據本發明一實施例，產生非連續的三個驅動信號的每一驅動單元的詳細電路；以及圖10表示根據本發明另一實施例的顯示面板。主要元件符號說明2 顯示面板；10 控制電路；20 顯示陣列；21、22 驅動裝置；30 控制電路；31、32 輸出電路；33 維持電路；
100 驅動裝置；Ce、Cd、Cc2 電容器；CKI. . . CKj、Clock_in 時脈信號；Dl. · · Dn、Dout 驅動信號；DIR30、DIR31 方向；GLl. ·· GLn 柵極線；LUl. ·· LUh 驅動單元；Mb、Mbl、Mb2、Mc、Mcl、Mc2、MQ 電晶體；·N20、N21、N22 節點；RUl. ·· RUk 驅動單元；SLl. . . SLm 源極線；SLU 驅動單元；STV 起始信號；VGL 參考接地；
具體實施例方式為使本發明的上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。圖2系表示根據本發明一實施例的顯示面板。參閱圖2,顯示面板2包括驅動裝置21與22、源極線SLl SLm、以及柵極線GLl GLn，其中，m、η各自為一正整數。源極線SLl-SLm以方向DIR30依序配置，而柵極線GLl GLn朝方向DIR31依序配置，因此柵極線GLl GLn與交錯，以形成顯示陣列20。驅動裝置22用來控制SLl SLm。驅動裝置21配置在顯示陣列20的一側，且包括驅動單元RUl RUk，k為一正整數。驅動單元RUl RUk輸出驅動信號Dl Dn分別至柵極線GLl GLn以驅動柵極線GLl GLn，且驅動單元RUl RUk根據時脈信號CKl CKj以及起始信號STV來致能或反致能驅動信號Dl Dn，其中j為一正整數。根據圖2可得知，驅動信號Dl Dn系分別對應柵極線GLl GLn，且每一驅動信號相對於驅動信號總數的序數等於所對應的柵極線相對於柵極線總述的序數。每一驅動單元產生至少兩驅動信號Dw與Dw+x, w為一正整數且I < w < n-1, X為一正整數且I彡X彡n-w。在圖2的實施例中，每一驅動單元產生連續的兩個驅動信號，即X = I。舉例來說，驅動單元RUl於節點N20與N21分別產生兩驅動信號Dl與D2 (w = I、x = I)；驅動單元RU2於節點N20與N21分別產生兩驅動信號D3與D4(w = 3、x = I);驅動單元RU3於節點N20與N21分別產生兩驅動信號D5與D6 (w = 5、x = I);驅動單元RU4於節點N20與N21分別產生兩驅動信號D7與D8 (w = 7、X = I)。假設k與η皆為偶數時，驅動單元RUk則於節點Ν20與Ν21分別產生兩驅動信號Dn-I與Dn(w = n-1, x = I)。圖3A與圖3B系表示圖2的每一驅動單元的詳細電路。為了清楚說明，圖3A、圖3B僅表示驅動單元RUl RU4的詳細電路，而在此實施例中，每一驅動單元具有相同的電路架構。參閱圖3A、圖3B，每一驅動單元包括控制電路30、輸出電路31與32、與維持電路33。控制電路30根據時脈信號Clock_in以及起始信號STV而於節點P與Q上分別產生控制信號SP與SQ。輸出電路31產生驅動信號Dw至柵極線GLl，且根據控制信號SP以及時脈信號CKl來致能驅動信號Dw。輸出電路32產生驅動信號Dw+x至柵極線GL2，且根據控制信號SP以及時脈信號CK2來致能驅動信號Dw+x。在此實施例中，系以六個時脈信號CKl CK6(j = 6)來舉例說明。圖4系表示圖3A、圖3B的實施例中起始信號STV、時脈信號CKl CK6、控制信號SP與SQ、以及驅動信號Dl與D2的波形。參閱圖4，時脈信號CKi+Ι延遲於前一時脈信號CKi 一單位時間TD，其中，i為一正整數且I < i < j-Ι。本案具有六個時脈信號CKl CK6。舉例來說，時脈信號CK2(i = I)延遲於前一時脈信號CKl 一單位時間Td。此外，由於時間的連續性，時脈信號CKl延遲於時脈信號CK6 —單位時間Td,且時脈信號CK2延遲於時脈信號CK6兩個單位時間Td,以此類推。參閱圖3A、圖3B以及圖4，在每一驅動單元中，輸出電路31包括電晶體Mbl與Mcl以及電容器CC1。電晶體Mbl的柵極接收控制信號SP，其漏極接收一時脈信號，且其源極耦接節點N20。電容器Ccl耦接電晶體Mbl的柵極與源極的間。電晶體Mcl的柵極接收另一時脈信號，其漏極耦接節點N20，且其源極耦接參考接地VGL。參考接地VGL提供一相對低的電壓位準。驅動信號Dw產生於節點N20。輸出電路32包括電晶體Mb2與Mc2以及電容器CC2。電晶體Mb2的柵極接收控制信號SP，其漏極接收一時脈信號，且其源極耦接節點N21。電容器Cc2耦接電晶體Mb2的柵極與源極之間。電晶體Mc2的柵極接收另一時脈信號，其漏極耦接節點N21，且其源極耦接參考接地VGL。驅動信號Dw+x產生於節點N21。維持電路33包括電晶體MQ。電晶體MQ的柵極接收控制信號SQ的柵極，其漏極耦接節點N20，且其源極耦接參考接地VGL。在此實施例中，每一驅動單元所接收的數個時脈信號的時序與其所輸出的驅動信號相關聯。關於每一驅動單元中電晶體Mbl與Mb2所接收的時脈信號的時序，在此實施例中，電晶體Mb2所接收的時脈信號以既定數量的單位時間Td來延遲於電晶體Mbl所接收的時脈信號。參閱圖3A、圖3B以及圖4，對於每一驅動單元而言，當輸出單元31所輸出的驅動信號為驅動信號Dl Dn中的第w個驅動信號且輸出單元32所輸出的驅動信號為驅動信號Dl Dn中的第w+x個驅動信號時，既定數量等於X。舉例來說，在驅動單元RUl中，輸出單元31系輸出驅動信號Dl (w = I),輸出單元32輸出驅動信號D2 (x = I),此時，根據控制信號Dl與D2的致能時序，電晶體Mbl接收時脈信號CKl，且電晶體Mb2接收時脈信號CK2，其中，時脈信號CK2以一個(X = I)單位時間Td來延遲於時脈信號CKl。關於一驅動單兀中每一輸出單兀所接收的兩個時脈信號的時序，在本發明實施例中，每一輸出單元所接收的兩個時脈信號都相差兩個單位時間TD。詳細來說，在驅動單元RUl的輸出單元31中，時脈信號CK3延遲時脈信號CKl兩個單位時間TD，而在驅動單元RUl的輸出單元32中，時脈信號CK4延遲時脈信號CK2兩個單位時間TD。在每一驅動單元中，控制電路30所接收的時脈信號Clock_in與輸出電路31中電晶體Mbl與Mcl所接收的時脈信號相關聯。舉例來說，在驅動單元RUl的輸出電路31中，電晶體Mbl的漏極系接收時脈信號CK1，而電晶體Mcl接收時脈信號CK3。時脈信號CK3延遲時脈信號CKl兩個單位時間TD。在實施例中，時脈信號Clock_in可能是以兩個以及或四個單位時間Td延遲於時脈信號CKl的一個時脈信號或是多個時脈信號的組合。因此，在驅動單元RUl中控制電路30所接收的時脈信號Clockjn可以是CK1、CK3、CK5、或是CK1、CK3、與CK5中至少兩者的組合。其餘驅動單元中，控制電路30所接收的時脈信號Clock_in依據上述邏輯來類推獲得。
以下將以驅動單元RUl為例來說明驅動單元的操作。其餘驅動單元透過以下的相同操作以及對應的時脈信號來產生各自的驅動信號。參閱圖3A、圖3B及圖4，在時間點Tl時，起始信號STV被致能(由低為準變為高位準)，且控制電路30將致能的起始信號STV傳送至節點P，此時的控制信號SP由位準LVl變為LV2。電晶體Mbl根據具有位準LV2的控制信號SP而導通。但在時間點Tl至T2期間，時脈信號CKl處於反致能狀態(低位準)，因此，透過導通的電晶體Mbl，控制信號Dl也處於反致能狀態(低位準)。此外，電晶體Mb2也根據具有位準LV2的控制信號SP而導通。但在時間點Tl至T2期間，時脈信號CK2處於反致能狀態，因此，透過導通的電晶體Mb2，控制信號D2也處於反致能狀態。在時間點T2時，時脈信號CKl被致能(由低為準變為高位準)，由於輸出單元31中電容器Ccl以及電晶體Mbl的閘-漏極寄生電容(Cgd)與閘-源極寄生電容(Cgs)所導致的電容耦合效應，時脈信號CKl的高位準導致控制信號SP由位準LV2升高為位準LV3。電晶體Mbl根據具有位準LV3的控制信號SP而導通。由於時脈信號CKl於時間點T2被致能，因此，透過導通的電晶體Mbl，控制信號Dl被致能(由低位準變為高位準)。此外，電晶體Mb2也根據具有位準LV3的控制信號SP而導通。但由於時脈信號CK2仍處於反致能狀 態，因此，透過導通的電晶體Mb2，控制信號D2仍處於反致能狀態。在時間點T3，時脈信號CK2被致能，由於輸出單元32中電容器Cc2以及電晶體Mb2的閘-漏極寄生電容與閘-源極寄生電容所導致的電容耦合效應，時脈信號CK2的高位準導致控制信號SP由位準LV3升高為位準LV4。電晶體Mbl根據具有位準LV4的控制信號SP而導通。由於時脈信號CKl仍處於被致能狀態，因此，透過導通的電晶體Mbl，控制信號Dl仍處於致能狀態(高位準)。此外，電晶體Mb2也根據具有位準LV4的控制信號SP而導通。但由於時脈信號CK2在時間點T2被致能，因此，透過導通的電晶體Mb2，控制信號D2被致能。在時間點T4，時脈信號CKl被反致能(由高位準變為低位準)，同樣地由於輸出單元31所引起的電容耦合效應，使得控制信號SP隨著反致能的時脈信號CKl而由位準LV4降低為位準LV5。在此實施例中，位準LV5等於位準LV3。電晶體Mbl根據具有位準LV5的控制信號SP而導通。由於時脈信號CKl於時間點T4被反致能(為高位準變為低位準)，因此，透過導通的電晶體Mbl，控制信號Dl被反致能(由高位準變為低位準)。在時間點T4，時脈信號CK3被致能以導通電晶體Md，此時參考接地VGL耦合至驅動信號Dl以幫助驅動信號Dl的反致能操作。此外，電晶體Mb2根據具有位準LV5的控制信號SP而導通。由於時脈信號CK2仍處於被致能狀態，因此，透過導通的電晶體Mb2，控制信號D2仍處於致能狀態。在時間點T5，時脈信號CK2被反致能，同樣地由於輸出單元32所引起的電容耦合效應，使得控制信號SP隨著反致能的時脈信號CK2由位準LV5降低為位準LVl。此時，驅動信號Dl維持在反致能狀態。此外，在時間點T5，時脈信號CK4被致能以導通電晶體Mc2，此時參考接地VGL透過導通的電晶體Mc2耦合至驅動信號D2，使得驅動信號D2被反致能。在時間點T5之後，時脈信號CKl持續地在高位準與低位準間切換。為了避免時脈信號CKl的高位準透過電晶體Mbl的閘-漏極電容(Cgd)耦合效應影響驅動信號Dl的反致能狀態，因此控制電路30產生了控制信號SQ。參閱圖4，在時間點T5之後，控制信號SQ與時脈信號CKl同時地在高位準與低位準間切換。因此，當時脈信號CKl處於高位準時，控制信號SQ也處於高位準以導通電晶體MQ，參考接地VGL則透過導通的電晶體MQ耦合至驅動信號D2，使得驅動信號Dl穩定地處於反致能狀態(低位準)。根據圖3A、圖3B的實施例，每一驅動單元產生連續的兩個驅動信號。在每一驅動單元中，產生連續的兩個驅動信號包括一個驅動電路、五個電晶體、以及兩個電容器。在習知技術中根據圖1，若欲產生兩個驅動信號則需要兩個圖I的驅動單元，共具有兩個驅動電路、六個電晶體、以及兩個電容器。因此，驅動裝置21佔用顯示面板2的面積減小。此外，由於電晶體的數量減少，使得驅動裝置21的功率消耗降低。在圖2以及圖3A與圖3B的實施例中，每一驅動單元系產生連續的兩個驅動信號。然而，在其他實施例中，每一驅動單元可產生及控制不連續的兩驅動信號Dw與Dw+x，例如X=2。舉例來說，驅動單元RUl產生兩驅動信號Dl與D3 (W= l、x = 2);驅動單元RU2產生控制兩驅動信號D2與D4(w = 2、x = 2);驅動單元RU3產生兩驅動信號D5與D7(w = 5、x=2);驅動單元RU4產生控制兩驅動信號D6與D8 (w = 6、x = 2)。假設k與η皆為偶數時，驅動單元RUk則產生兩驅動信號Dn-2與Dn(w = n_2、x = 2)。在此情況下，對於每一驅動單元中電晶體Mbl與Mb2所接收的時脈信號的時序，電晶體Mb2所接收的時脈信號以兩個 (既定數量=x = 2)的單位時間Td來延遲於電晶體Mbl所接收的時脈信號。參閱圖4以及圖5A與圖5B，舉例來說，在驅動單元RUl中，輸出單元31系輸出驅動信號Dl (w = I)，輸出單元32輸出驅動信號D3(x = 2)，此時，根據控制信號Dl與D3的致能時序，電晶體Mbl接收時脈信號CK1，且電晶體Mb2接收時脈信號CK3，其中，時脈信號CK3以兩個(x = 2)單位時間Td來延遲於時脈信號CK1。關於一驅動單元中單一輸出單元所接收的兩個時脈信號的時序，每一輸出單元所接收的兩個時脈信號仍然相差兩個單位時間TD。詳細來說，在驅動單元RUl的輸出單元31中，時脈信號CK3延遲時脈信號CKl兩個單位時間TD，而在輸出單元32中，時脈信號CK5延遲時脈信號CK3兩個單位時間TD。在上述實施例中，系以每一驅動單元產生輸出兩驅動信號。然而在其他實施例中，每一驅動單元於節點N20、N21、以及N22上分別產生三個驅動信號Dw、Dw+x、與Dw+y，其中，w為一正整數且I彡w彡n-2，x為一正整數且I彡X彡ni-l，y為一正整數且KxS ηι。參閱圖6,每一驅動單元產生連續的三個驅動信號，即X = I且y = 2。舉例來說,驅動單元RUl於節點N20、N21、以及N22上分別產生三個驅動信號Dl、D2、與D3 (w = I、x = I、y =2);驅動單元RU2於節點N20、N21、以及N22上分別產生三個驅動信號D4、D5、與D6(w = 4、X = I、y = 2);驅動單元RU3於節點N20、N21、以及N22上分別產生三個驅動信號D7、D8、與D9(w = 7、x = l、y = 2);驅動單元RU4於節點N20、N21、以及N22上分別產生三個驅動信號D10、D11、與D12(w = 10、x = I、y = 2)。假設k與η皆為三的倍數時，驅動單元RUk則產生三個驅動信號Dn_2、Dn-I、與Dn (w = n_2、x = I、y = 2)。圖7A與圖7B系表示圖6的每一驅動單元的詳細電路。為了清楚說明，圖7A與圖7B僅表示驅動單元RUl RU4的詳細電路，而在此實施例中，每一驅動單元具有相同的電路架構。參閱圖7A與圖7B，每一驅動單元除了包括圖3A、圖3B的控制電路30、輸出電路31與32、與維持電路33以外，由於每一驅動單元系產生三個驅動信號，因此圖7A與圖7B的每一驅動單元更包括輸出電路70。由於控制電路30、輸出電路31與32、與維持電路33已敘述於圖3A、圖3B的相關說明，因此在此省略。驅動信號Dw產生於輸出電路31的節點N20。驅動信號Dw+x產生於輸出電路32的節點N21。輸出電路70包括電晶體Mb3與Mc3以及電容器CC3。電晶體Mb3的柵極接收控制信號SP，其漏極接收一時脈信號，且其源極耦接節點N22。電容器Cc3耦接電晶體Mb3的柵極與源極之間。電晶體Mc3的柵極接收另一時脈信號，其漏極耦接節點N21，且其源極耦接參考接地VGL。驅動信號Dw+y產生於節點N21。根據上述輸出單元32的操作，輸出單元70也執行相同的操作。因此省略不贅述。圖8系表示圖7A、圖7B的實施例中起始信號STV、時脈信號CKl CK6、控制信號SP與SQ、以及驅動信號Dl D3的波形。與圖4的控制信號SP相比，控制信號SP維持在位準LV5的時間延長，以供驅動信號D3的致能操作。同樣地，時脈信號CKi+Ι延遲於前一時脈信號CKi 一單位時間TD，其中，i為一正整數且I彡i彡5(5 = j-1，j = 6)。在此實施例中，每一驅動單元所接收的數個時脈信號的時序與其所輸出的驅動信號相關聯。關於每一驅動單元中電晶體Mbl、Mb2、與Mb3所接收的時脈信號的時序，在此實施例中，電晶體Mb2所接收的時脈信號以第一既定數量的單位時間Td來延遲於電晶體Mbl所接收的時脈信號，且晶體Mb3所接收的時脈信號以第二既定數量的單位時間Td來延遲於 電晶體Mbl所接收的時脈信號。參閱圖7A、圖7B以及圖8，對於每一驅動單元而言，當輸出單元31所輸出的驅動信號為驅動信號Dl Dn中的第w個驅動信號、輸出單元32所輸出的驅動信號為驅動信號Dl Dn中的第w+x個驅動信號、且輸出單元70所輸出的驅動信號為驅動信號Dl Dn中的第w+y個驅動信號時，第一既定數量等於x且第二既定數量等於
1。舉例來說，在驅動單元RUl中，輸出單元31系輸出第I個驅動信號Dl(W= I)，輸出單元32輸出第2個驅動信號D2(x = I)，且輸出單元70輸出第3個驅動信號D3(y = 2)，此時，根據控制信號Dl、D2、與D3的致能時序，電晶體Mbl接收時脈信號CKl，電晶體Mb2接收時脈信號CK2，且電晶體Mb3接收時脈信號CK3，其中，時脈信號CK2以一個單位時間Td (x =I)來延遲於時脈信號CK1，且時脈信號CK3以兩個單位時間Td(y = I)來延遲於時脈信號CKl。關於單一輸出單兀所接收的兩個時脈信號的時序，在本發明實施例中，每一輸出單元所接收的兩個時脈信號都相差兩個單位時間TD。詳細來說，在輸出單元31中，時脈信號CK3延遲時脈信號CKl兩個單位時間Td ;在輸出單元32中，時脈信號CK4延遲時脈信號CK2兩個單位時間Td ;在輸出單元70中，時脈信號CK5延遲時脈信號CK3兩個單位時間TD。
在圖6以及圖7A、圖7B的實施例中，每一驅動單元系產生連續的三個驅動信號。然而，在其他實施例中，每一驅動單元可產生及控制不連續的三驅動信號Dw、Dw+x、與Dw+y，例如X = 2且y = 4。舉例來說,驅動單元RUl產生兩驅動信號Dl、D3、與D5 (w = Ux =
2、y= 4);驅動單元RU2產生控制兩驅動信號D2、D4、與D6 (w = 2、x = 2、y = 4);驅動單元RU3產生兩驅動信號D7、D9、與Dll (w = 5、X = 2、y = 4);驅動單元RU4產生控制兩驅動信號D8、D10、與D12(w = 6、x = 2、y = 4)。假設k與η皆為偶數時，驅動單元RUk則產生三驅動信號Dn-4、Dn_2、與Dn(w = n_4、x = 2、y = 4)。在此情況下,對於每一驅動單元中電晶體Mbl、Mb2、與Mb3所接收的時脈信號的時序，電晶體Mb2所接收的時脈信號以2個(第一既定數量=X = 2)的單位時間Td來延遲於電晶體Mbl所接收的時脈信號，且電晶體Mb3所接收的時脈信號以4個(第二既定數量=y = 4)的單位時間Td來延遲於電晶體Mbl所接收的時脈信號。參閱圖8以及圖9A、圖9B，舉例來說，在驅動單元RUl中，輸出單元31系輸出第I個驅動信號Dl (w = I),輸出單兀32輸出第3個驅動信號D3 (x = 2),且輸出單元70輸出第3個驅動信號D5(y = 4)，此時，根據控制信號Dl、D3、與D5的致能時序，電晶體Mbl接收時脈信號CKl，電晶體Mb2接收時脈信號CK3，且電晶體Mb3接收時脈信號CK5，其中，時脈信號CK3以2個(X = 2)單位時間Td來延遲於時脈信號CKl，且時脈信號CK5以4個(y = 4)單位時間Td來延遲於時脈信號CKl。關於單一輸出單元所接收的兩個時脈信號的時序，每一輸出單兀所接收的兩個時脈信號仍然相差兩個單位時間TD。詳細來說,在輸出單元31中，時脈信號CK3延遲時脈信號CKl兩個單位時間Td ;在輸出單元32中，時脈信號CK5遲時脈信號CK3兩個單位時間Td ;在輸出單元70中，時脈信號CKl遲時脈信號CK5兩個單位時間Td。在圖2的實施例中，顯示面板2包括配置在顯示陣列20 —側的驅動裝置21。而再其他實施例中，顯示面板2可更包括驅動裝置100。如前所述，驅動單元21配置在顯示陣列20的一側，且包括驅動單元RUl RUk0驅動裝置100配置在顯示陣列20的另一側。驅動裝置100包括驅動單元LUl LUh以及至少一個驅動單元SLU, h為一正整數。驅動單元LUl LUh輸出驅動信號Dl Dn分別至柵極線GLl GLn。驅動單元LUl LUh與驅動單元RUl RUk具有相同的電路架構，同樣具有控制電路30、輸出電路31與32、以及維持電路33。·
在圖2中，每一驅動單元產生連續的兩個驅動信號Dw與Dw+x(在圖2中x = I)。根據圖3A、圖3B的實施例，每一驅動單元的輸出電路31繫於節點N20產生驅動信號Dw，而輸出電路32繫於節點N22產生驅動信號Dw+x。對於每一驅動單元而言，輸出電路31所產生的驅動信號Dw的強度大於輸出電路32所產生的驅動信號Dw+x的強度，可能會導致顯示影像的不均勻。因此，為了能在顯示面板2上均勻地顯示影像並維持顯示面板2的良好驅動穩定度，驅動信號Dw+x可同時由驅動裝置100中對應的驅動單元的輸出電路31所產生以及控制，而驅動信號Dw同時由驅動裝置100中對應的驅動單元的輸出電路32所產生以及控制。同樣地，對於驅動裝置100中的每一驅動單元而言，輸出電路31所產生的驅動信號的強度大於輸出電路32所產生的驅動信號的強度。因此，驅動信號Dw與Dw+x都同時由一個輸出單元31以及一個輸出單元與32所產生以及控制，使得驅動信號Dw與Dw+x的強度相問。此外，根據上述，驅動信號Dw與Dw+x都同時由一個輸出單兀31以及一個輸出單元與32所產生以及控制。因此，在驅動信號Dw/Dw+x被反致能時，透過耦接於對應輸出單元31的維持電路33的電晶體MQ來使其穩定地維持在反致能狀態，藉此可避免時脈信號透過對應的電晶體Mb2的閘-漏極電容(Cgd)耦合效來影響驅動信號Dw/Dw+x的位準。舉例來說，驅動單元RU2的輸出電路31於節點N20產生驅動信號D3，而輸出電路32於節點N21產生驅動信號D4。同時，驅動信號D3系由驅動單元LUl的輸出電路32於節點N21所產生，而驅動信號D4系由驅動單元LU2的輸出電路31於節點N20所產生。須注意，此時的驅動信號Dl除了由驅動單元RUl的輸出電路31所產生外，其也由驅動裝置100中的驅動單元SLU所產生。驅動單元SLU輸出單一驅動信號，其可以是圖I的驅動單元I。在此實施例中，驅動單元SLU的數量系依據驅動信號的數量而定。驅動單元SLU的數量為小於等於2,用來產生並控制驅動信號Dl Dn中的第一者(Dl)、最後一者(Dn)、或第一者與最後一者。假設具有偶數個驅動信號(即η為偶數)，因此，如圖10所示，驅動信號Dn也由另一驅動單元SLU所產生。本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當以本發明權利要求所界定者為準。
權利要求
1.一種驅動裝置，其特徵在於，所述的驅動裝置包括 複數驅動單元，用以根據複數時脈信號CKl CKj來產生複數驅動信號Dl Dn，其中，所述的驅動信號Dl Dn依序地被致能，j、η各自為一正整數； 其中，所述的時脈信號CKi+Ι以一單位時間來延遲於所述的時脈信號CKi，i為一正整數且j-Ι;以及 其中，每一所述的驅動單元產生所述的驅動信號Dl Dn中至少兩驅動信號，且每一所述的驅動單元包括 一控制電路，用以產生一第一控制信號以及一第二控制信號； 一第一輸出電路，用以產生所述的驅動信號Dl Dn中的一第一驅動信號，且根據所述的第一控制信號以及所述的時脈信號CKl CKj中一第一時脈信號與一第二時脈信號來致能所述的第一驅動信號；以及 一第二輸出電路，用以產生所述的驅動信號Dl Dn中的一第二驅動信號，且根據所述的第一控制信號以及所述的時脈信號CKl CKj中一第三時脈信號與一第四時脈信號來致能所述的第二驅動信號，其中，所述的第一驅動信號以及所述的第二驅動信號依序地被致倉泛。
2.如權利要求I所述的驅動裝置，其特徵在於，所述的第一輸出電路包括 一第一電晶體，具有接收所述的第一控制信號的柵極、接收所述的第一時脈信號的漏極、以及耦接一第一節點的源極； 一電容器，耦接於所述的第一電晶體的柵極與源極之間；以及一第二電晶體，具有接收所述的第二時脈信號的柵極、耦接所述的第一節點的漏極、以及耦接一參考接地的源極； 其中，所述的第一驅動信號產生於所述的第一節點。
3.如權利要求2所述的驅動裝置，其特徵在於，所述的第二輸出電路包括 一第三電晶體，具有接收所述的第一控制信號的柵極、接收所述的第三時脈信號的漏極、以及耦接一第二節點的源極； 一電容器，耦接於所述的第三電晶體的柵極與源極之間；以及一第四電晶體，具有接收所述的第四時脈信號的柵極、耦接所述的第二節點的漏極、以及耦接所述的參考接地的源極； 其中，所述的第二驅動信號產生於所述的第二節點。
4.如權利要求3所述的驅動裝置，其特徵在於，所述的第二時脈信號以兩個所述的單位時間來延遲於所述的第一時脈信號，所述的第四時脈信號兩個所述的單位時間來延遲於所述的第三時脈信號，且所述的第三時脈信號以一既定數量的所述的單元時間來延遲於所述的第一時脈信號。
5.如權利要求4所述的驅動裝置，其特徵在於，當所述的第一驅動信號為所述的驅動信號Dl Dn中的第w個驅動信號且所述的第二驅動信號為所述的驅動信號Dl Dn中的第w+x個驅動信號時，所述的既定數量等於X，w為一正整數且I彡w彡n-1，X為一正整數且 I < X < n_w。
6.如權利要求4所述的驅動裝置，其特徵在於，當所述的第一控制信號導通所述的第一電晶體時，所述的第一驅動信號根據所述的第一時脈信號的一脈波而致能，且當所述的第一控制信號導通所述的第三電晶體時，所述的第二驅動信號根據所述的第三時脈信號的一脈波而致能。
7.如權利要求I所述的驅動裝置，其特徵在於，當每一所述的驅動單元產生所述的驅動信號Dl Dn中三個驅動信號時，每一所述的驅動單元更包括 一第二輸出電路，用以產生所述的驅動信號Dl Dn中的一第三驅動信號，且根據所述的第一控制信號以及所述的時脈信號CKl CKj中一第五時脈信號與一第六時脈信號來致能所述的第二驅動信號，其中，所述的第一驅動信號、所述的第二驅動信號、以及所述的第三驅動信號依序地被致能。
8.如權利要求7所述的驅動裝置，其特徵在於，所述的第二時脈信號以兩個所述的單位時間來延遲於所述的第一時脈信號，所述的第四時脈信號以兩個所述的單位時間來延遲於所述的第三時脈信號，所述的第六時脈信號以兩個所述的單位時間來延遲於所述的第五時脈信號，所述的第三時脈信號以一第一既定數量的所述的單元時間來延遲於所述的第一時脈信號，且所述的第五時脈信號以一第二既定數量的所述的單元時間來延遲於所述的第一時脈信號。
9.如權利要求8所述的驅動裝置，其特徵在於，當所述的第一驅動信號為所述的驅動信號Dl Dn中的第w個驅動信號，所述的第二驅動信號為所述的驅動信號Dl Dn中的第w+x個驅動信號，且所述的第三驅動信號為所述的驅動信號Dl Dn中的第w+y個驅動信號時，所述的第一既定數量等於X，且所述的第二既定數量等於1，w為一正整數且I w ^ n-2, X為一正整數且I < X < n-W-1, y為一正整數且K乃(n_w。
10.如權利要求7所述的驅動裝置，其特徵在於，所述的第一驅動信號根據所述的第一時脈信號的一脈波而致能，所述的第二驅動信號根據所述的第三時脈信號的一脈波而致能，且所述的第三驅動信號根據所述的第五時脈信號的一脈波而致能。
11.如權利要求I所述的驅動裝置，其特徵在於，每一所述的驅動單元更包括 一維持電路，耦接所述的第一輸出電路，用以在所述的第一驅動信號被反致能時，根據所述的第二控制信號來維持所述的第一驅動信號的位準。
12.如權利要求11所述的驅動裝置，其特徵在於，所述的維持電路包括 一電晶體，具有接收所述的第二控制信號的柵極、耦接所述的第一輸出電路的漏極、以及耦接一參考接地的源極； 其中，當所述的第一驅動信號被反致能時，所述的電晶體根據所述的第二控制信號而導通，以將所述的第一驅動信號的位準維持在所述的參考接地的位準。
13.—種顯示面板，其特徵在於，所述的顯示面板包括 複數柵極線GLl GLn,以一第一方向依序配置，η為一正整數； 複數源極線，以一第二方向依序配置，且與所述的柵極線GLl GLn交錯形成一顯示陣列；以及 複數驅動單元，用以根據複數時脈信號CKl CKj來產生驅動信號Dl Dn，j為一正整數； 其中，所述的驅動單元將所述的驅動信號Dl Dn分別提供至所述的柵極線GLl GLn,所述的驅動信號Dl Dn依序地被致能，且所述的時脈信號CKi+Ι以一單位時間來延遲於所述的時脈信號CKi，i為一正整數且j-1 ;以及其中，所述的驅動單元中的每一者產生所述的驅動信號Dl Dn中至少兩驅動信號且包括 一控制電路，用以產生一第一控制信號以及一第二控制信號； 一第一輸出電路，用以產生所述的驅動信號Dl Dn中的一第一驅動信號，且根據所述的第一控制信號以及所述的時脈信號CKl CKj中一第一時脈信號與一第二時脈信號來致能所述的第一驅動信號；以及 一第二輸出電路，用以產生所述的驅動信號Dl Dn中的一第二驅動信號，且根據所述的第一控制信號以及所述的時脈信號CKl CKj中一第三時脈信號與一第四時脈信號來致能所述的第二驅動信號。
14.如權利要求13所述的顯示面板，其特徵在於，所述的第一輸出電路包括 一第一電晶體，具有接收所述的第一控制信號的柵極、接收所述的第一時脈信號的漏極、以及耦接一第一節點的源極； 一電容器，耦接接於所述的第一電晶體的柵極與源極之間；以及一第二電晶體，具有接收所述的第二時脈信號的柵極、接收所述的第一節點的漏極、以及耦接一參考接地的源極； 其中，所述的第一驅動信號產生於所述的第一節點。
15.如權利要求14所述的顯示面板，其特徵在於，所述的二輸出電路包括 一第三電晶體，具有接收所述的第一控制信號的柵極、接收所述的第三時脈信號的漏極、以及耦接一第二節點的源極； 一電容器，耦接接於所述的第三電晶體的柵極與源極之間；以及一第四電晶體，具有接收所述的第四時脈信號的柵極、接收所述的第二節點的漏極、以及耦接所述的參考接地的源極； 其中，所述的第二驅動信號產生於所述的第二節點。
16.如權利要求15所述的顯示面板，其特徵在於，所述的第二時脈信號以兩個所述的單位時間來延遲於所述的第一時脈信號，所述的第四時脈信號兩個所述的單位時間來延遲於所述的第三時脈信號，且所述的第三時脈信號以一既定數量的所述的單元時間來延遲於所述的第一時脈信號。
17.如權利要求16所述的顯示面板，其特徵在於，當所述的第一驅動信號為所述的柵極線GLl GLn中的第w個柵極線且所述的第二驅動信號為所述的柵極線GLl GLn中的第w+x個柵極線時，所述的既定數量等於X，w為一正整數且I彡w彡n-1，X為一正整數且I ^ X ^ n_w。
18.如權利要求16所述的顯示面板，其特徵在於，當所述的第一控制信號導通所述的第一電晶體時，所述的反致能狀態第一驅動信號根據所述的第一時脈信號的一脈波而致能，且當所述的第一控制信號導通所述的第三電晶體時，所述的第二驅動信號根據所述的第三時脈信號的一脈波而致能。
19.如權利要求13所述的顯示面板，其特徵在於，所述的等驅動單元區分為一第一組以及一第二組；以及 其中，每一所述的驅動信號由歸屬於所述的第一組的所述的驅動單元中的一者的所述的第二輸出電路以及歸屬於所述的第二組的所述的驅動單元中的一者的所述的第一輸出電路所產生。
20.如權利要求19所述的顯示面板，其特徵在於，所述的第一組的所述的驅動單元配置在所述的顯示陣列的一側，所述的第二組的所 述的驅動單元配置在所述的顯示陣列的另一側。
21.如權利要求13所述的顯示面板，其特徵在於，所述的等驅動單元中的每一者包括一維持電路，耦接所述的第一輸出電路，用以在所述的第一驅動信號被反致能時，根據所述的第二控制信號來維持所述的第一驅動信號的信號。
全文摘要
本發明公開了一種驅動裝置，其複數驅動單元根據複數時脈信號來產生依序被致能的複數驅動信號。每一驅動單元產生至少兩驅動信號且包括驅動電路、第一與第二輸出電路、及維持電路。控制電路產生第一控制信號以及第二控制信號。第一輸出電路產生第一驅動信號，且根據第一控制信號以及第一與第二時脈信號來致能第一驅動信號。第二輸出電路產生第二驅動信號，且根據第一控制信號以及第三與第四時脈信號來致能第二驅動信號。第一與第二驅動信號系依序地被致能。
文檔編號G09G3/20GK102956175SQ201110239098
公開日2013年3月6日 申請日期2011年8月19日 優先權日2011年8月19日
發明者黃築琳, 江建學 申請人:奇美電子股份有限公司, 群康科技(深圳)有限公司