鍵合半導體結構及其形成方法
2023-06-06 05:34:01
專利名稱：鍵合半導體結構及其形成方法
技術領域：
本發明的各個實施例一般涉及用於形成半導體結構的方法和結構，且涉及使用這些方法和結構形成的所得結構，且更具體而言涉及用於形成光滑的平面半導體結構以將附加半導體結構附連到所述光滑平整的半導體結構的方法和結構。
背景技術：
兩個或更多個半導體結構的三維(3D)集成在微電子應用中可能是有利的。例如，微電子器件的3D集成可以在減小總器件覆蓋區(footprint)的同時導致改善的電性能和功耗。例如，參見Wiley-VCH 2008年出版的P. Carrou等人的標題為「The Handbook of 3DIntegration」 的出版物。半導體結構的3D集成可以通過多種方法實現，這些方法例如包括將一個或更多個半導體結構附連到包括多個器件結構的經處理的半導體結構。半導體結構到經處理的半導體結構的附連可以通過多種方法實現。當將半導體結構附連到經處理的半導體結構時，該半導體結構可以經歷附加處理且本身可以用作用於附連其它半導體結構的接收基板。還應當注意，半導體結構的3D集成可以通過半導體管芯(die)到另一半導體管芯(S卩，管芯到管芯(D2D))的附連、半導體管芯到半導體晶片(即，管芯到晶片(D2W))的附連以及半導體晶片到另一半導體晶片(即，晶片到晶片(W2W))的附連或其組合實現。然而，將被彼此附連的結構(例如，經處理的半導體結構和半導體結構的附連表面)中的每一個的平滑度和平整度可能對完成的3D集成半導體結構的質量有影響。例如，當某一結構的3D集成包括經處理的半導體結構(半導體器件已經被處理)時，這些處理可能導致粗糙、不平整的表面。半導體結構到經處理的半導體結構的粗糙、不平整表面的後續附連可能導致半導體結構和經處理的半導體結構之間的不良粘合，這可能導致在後續處理期間半導體結構與經處理的半導體結構的不希望的分離。圖1A-1C以介紹的方式例示用於形成3D集成結構的現有已知方法。圖IA例示包括經處理的半導體結構102的半導體結構100。經處理的半導體結構可以包括導電區域104、電介質層106和器件基板108。導電區域104可以包括多個子區域，這些子區域例如包括阻擋(barrier)子區域和電極子區域。另外，導電區域104可以包括多種材料中的一種或更多種，這些材料例如是鈷、釕、鎳、鉭、氮化鉭、氧化銦、鎢、氮化鎢、氮化鈦、銅和招。電介質層106可以包括多個層和多種材料，這些層或材料例如是聚醯亞胺、苯並環丁烯(BCB)、氮化硼、碳氮硼、多孔矽酸鹽、氧化矽、氮化矽及其混合物(例如氮氧化矽)中的一個或更多個。
器件基板108可以包括一個或更多個器件結構110。例如，該一個或更多個器件結構110可以包括一個或更多個開關結構(例如電晶體等)、發光結構(例如雷射二極體、發光二極體等)、光接收結構(例如波導、分離器、混合器、光電二極體、太陽能電池、太陽能子電池等)和/或微機電系統結構(例如加速器、壓力傳感器等)。器件基板108可以包括多個層和多種材料，這些材料例如是矽、鍺、碳化矽、III族砷化物、III族磷化物、III族氮化物、III族銻化物、藍寶石、石英和氧化鋅中的一個或更多個。在本發明的一些實施方式中，器件基板108可以包括金屬氧化物半導體(CMOS)集成電路、電晶體-電晶體邏輯集成電路和NMOS邏輯集成電路中的一個或更多個。圖IB例示包括經處理的半導體結構102的半導體結構115。經處理的半導體結構102可以包括電介質層106、器件基板108以及可以在去除導電區域104的一部分(以虛部示出)時限定的導電區域112。導電區域104的一部分可以被去除以製造多個導電區域112，其中該多個導電區域112可以提供存在於器件基板108內的器件結構110之間的電連接。可以通過諸如拋光、研磨的方法且在本發明的一些實施方式中通過化學機械拋光(CMP)方法去除導電區域104的一部分。用於形成導電區域112的這些工藝可以在本領域中稱 為「Damascene」方法，且這些工藝的示例例如在Joshi等人於1993年在IEEE ElectronDevice Letters 的第 14 卷、第 3 期、第 129-132 頁上的「A new Damascene structure forsubmicrometer wiring」一文中公開。如圖IB所示，導電區域104的一部分的去除可以導致表面114下方的導電區域112的多個部分的去除(如虛線所示)且還可以導致電介質層106的多個部分的去除。表面114下方的導電區域112的多個部分的去除在本領域中可以稱為「凹陷(dishing)」，且可以產生多個凹陷區域116。表面114下方的電介質層106的去除在本領域中可以稱為「腐蝕(erosion)」，且可以產生多個腐蝕區域118。表面114下方導電區域112的多個部分和電介質層106的多個部分的去除可能使得表面112不平整且導致不平整表面120具有不希望的表面粗糙度。圖IC例示半導體結構125，其包括經處理的半導體結構102和半導體結構122。半導體結構122可以在半導體結構122與經處理的半導體結構102之間的鍵合界面124處，經由鍵合附連到經處理的半導體結構102。由於經處理的半導體結構102的粗糙不平整表面120，鍵合界面124可能是不連續的，即鍵合界面可能包括鍵合區域和非鍵合區域。另外，由於用於去除導電區域104的多個部分的工藝而導致的多個凹陷區域116和多個腐蝕區域118可能導致多個非鍵合區域。由於半導體結構122和經處理的半導體結構102之間的非鍵合區的可能的高密度，在這兩個結構之間(即，結構102和122之間)實現的鍵合強度可能不足以用於附加操作，例如，諸如加工和互補處理的附加操作。
發明內容
本發明的各個實施方式一般提供用於形成半導體結構的方法和結構，且更具體而言涉及用於形成光滑平整的半導體結構以附連到附加半導體結構的方法和結構。以本發明的實施方式簡要地描述這些方法。提供發明概述是為了以簡化的形式介紹在本發明的實施方式的詳細描述中進一步描述的概念的選擇。這種概述並不旨在識別所要求保護的主題的關鍵特徵或本質特徵，其也不旨在用於限制所要求保護的主題的範圍。
因此，在本發明的一些實施方式中，形成半導體結構的方法包括形成與經處理的半導體結構的不平整表面交疊的第一電介質膜以及平整化第一電介質膜的表面。可以形成與第一電介質膜的平整化表面交疊的第二電介質層，且半導體結構可以附連到第二電介質膜。在本發明的附加實施方式中，用於形成半導體結構的方法可以包括在經處理的半導體結構的表面中形成至少一個凹陷區域和至少一個腐蝕區域。該至少一個凹陷區域和至少一個腐蝕區域可以通過在經處理的半導體結構的表面上方沉積第一電介質膜且通過拋光工藝平整化該第一電介質膜而填充(plug)。可以沉積與第一電介質膜交疊的第二電介質膜，且半導體結構可以附連到第二電介質膜。本發明的各個實施方式還可以包括通過此處描述的方法形成的結構。在本發明的一些實施方式中，半導體結構包括經處理的半導體結構，該經處理的半導體結構包括不平整表面、與該不平整表面交疊的第一電介質膜以及與第一電介質膜交疊的第二電介質膜。本發明的實施方式還可以包括附連到第二電介質膜的半導體結構。 本發明的要素的其它方面和細節以及另選組合將從下面的詳細描述顯見且也落在本發明的範圍內。
通過參考在附圖中例示的本發明的示例實施方式的以下詳細描述更加完整地理解本發明，附圖中圖1A-1C示意性例示涉及本發明的實施方式的相關技術的示例；圖2A-2G示意性例示用於形成平整光滑的半導體結構和將這些結構附連到附加半導體結構的本發明的示例實施方式。
具體實施例方式此處給出的例示並不表示任意具體結構、材料、設備、系統或方法的實際視圖，它們僅是用於描述本發明的理想化表達。此處使用標題(heading)僅是為了清楚起見且沒有任意有意的限制。此處引用了多個參考文件。不管以上如何描述，相對於此處要求保護的主題的發明，引用的參考文件並不認為是現有技術。當在此使用時，術語「半導體結構」表示且包括任何包括半導體材料的結構，所述半導體材料包括諸如半導體晶片的體半導體材料(單獨或組合地包括其上的金屬和絕緣體的其它材料)以及半導體材料層(單獨地或組合地包括諸如金屬或絕緣體的其它材料)。另夕卜，術語「半導體結構」還包括任意支撐結構，所述任意支撐結構包括但不限於上述半導體結構。術語「半導體結構」還可以表示包括半導體器件的有源或可操作部分的一個或多個半導體層或結構，以及處理中的半導體結構(且可以包括諸如其上已經製造了絕緣體上矽(SOI)等的其它層)。當在此使用時，術語「經處理的半導體結構」表示且包括進行了各種工藝處理的半導體結構。當在此使用時，術語「器件結構」表示且包括任何包括旨在併入到半導體器件中的有源或無源器件組件的結構。當在此使用時，術語「鍵合結構」表示且包括通過附連工藝彼此附連的兩個或更多個半導體結構。當在此使用時，術語「鍵合輔助層」表示且包括利用一種或更多種中間材料以促進一個或多個半導體結構到另一半導體結構的附連，由此形成鍵合結構。當在此使用時，短語「激活(activating)電介質膜」表示且包括修改電介質膜的表面的物理和化學屬性以促進電介質膜到半導體結構的附連。本發明的實施方式包括這樣的方法和結構例如通過改善經處理的半導體結構的表面的平滑度和平整度來形成適於附連的半導體結構，以允許半導體結構到經處理的半導體結構的附連。這些方法和結構可以用於各種目的，例如，用於製造3D集成工藝和3D集成結構。 下面參考圖2A-2G描述本發明的示例實施方式。圖2A例示半導體結構215，其包括經處理的半導體結構202。經處理的半導體結構202可以包括器件基板208、電介質層206和多個導電區域212。器件基板208可以包括同質或異質半導體結構，這些同質或異質半導體結構包括多個層和多種材料。在本發明的一些實施方式中，器件基板208可以包括矽、鍺、碳化矽、III族砷化物、III族磷化物、III族氮化鎢、III族銻化物、藍寶石、石英和氧化鋅中的一個或更多個。器件基板208可以包括多個器件結構210。這些器件結構210例如可以包括開關結構(例如電晶體等)、發光結構(例如雷射二極體、發光二極體等)、光接收結構(例如波導、分離器、混合器、光電二極體、太陽能電池、太陽能子電池等)以及微機電系統結構(例如加速器、壓力傳感器等)中的一個或更多個。在本發明的一些實施方式中，器件基板208可以包括金屬氧化物半導體(CMOS)集成電路、電晶體-電晶體邏輯集成電路和NMOS邏輯集成電路中的一個或更多個。導電區域212可以包括多個子區域。這些子區域例如可以包括阻擋子區域和/或電極子區域。另外，導電區域212可以包括鈷、釕、鎳、鉭、氮化鉭、氧化銦、鎢、氮化鎢、氮化鈦、銅和鋁中的一個或更多個。電介質層206可以包括多個層和多種材料。這些材料例如可以包括聚醯亞胺、苯並環丁烯(BCB )、氮化硼、碳氮硼、多孔矽酸鹽、氧化矽、氮化矽及其混合物中的一個或更多個。如參考圖IA和IB通過虛部區域示出且在上面詳細描述的，導電區域204的一部分的去除可以導致多個凹陷區域216的形成。另外，導電區域204的一部分的去除可以導致在電介質層206中形成多個腐蝕區域218。該多個凹陷區域216和該多個腐蝕區域218的形成可以導致不平整表面220的形成。不平整表面220的形貌(topology)包括多個峰區域226和多個谷區域228，其中該多個凹陷區域216和該多個腐蝕區域218包括谷區域228 (即不平整表面220的低位區域)，而不平整表面220的不包括凹陷區域216或腐蝕區域218的區域包括峰區域226 (在圖2A中作為示例標記了峰區域226)。最大峰谷距離可以限定為最低位谷區域228和最高位峰區域226之間的最大垂直距離。例如，圖2A例示插圖230，其包括不平整表面220的最低位谷區域228』和最高位峰區域226』。不平整表面220的最大峰谷距離PVmax可以定義為區域228』和226』之間的垂直距離。
圖2B例示半導體結構225，其包括經處理的半導體結構202和第一電介質膜232。第一電介質膜232與經處理的半導體結構202的不平整表面220交疊且具有平均厚度Dl和表面粗糙度Rl。第一電介質膜232可以包括一層或更多層電介質材料且可以包括諸如氧化矽、氮化矽及其混合物(例如氮氧化矽)的材料。可以利用多種方法中的任意一種形成第一電介質膜232以與不平整表面220的全部或一部分交疊。例如，可以利用諸如化學汽相沉積(CVD)的沉積方法形成第一電介質膜232。在本領域中已知用於產生第一電介質膜232的多種CVD方法。這些CVD方法可以包括常壓CVD (APCVD)JgSCVD (LPCVD)和超高真空CVD (UHCVD)0在本發明的一些實施方式中，可以利用低溫CVD方法形成第一電介質膜232。這些方法例如可以包括等離子體輔助CVD方法，例如，次常壓CVD (SACVD)、微波等 離子體輔助CVD (MPCVD)、等離子體增強CVD(PECVD)和遠程等離子體增強CVD (PRECVD)0用於沉積第一電介質膜232的等離子體輔助CVD方法可以用在本發明的一些實施方式中以提供低溫沉積工藝。可以利用低溫沉積工藝以防止在器件基板208中存在的多個器件結構210的劣化。器件基板208可以包括多個器件結構210，如果第一電介質層232的沉積溫度高於器件劣化開始的臨界溫度，則該多個器件結構210可能損壞。因此，在本發明的一些實施方式中，在小於約400° C的溫度形成第一電介質膜232。在本發明的附加實施方式中，在小於約500° C的溫度形成第一電介質膜232，而在本發明的另一些實施方式中，在小於約600° C的溫度形成第一電介質膜232。如圖2B所示，第一電介質膜232可以共形地沉積在經處理的半導體結構202的不平整表面220上。第一電介質膜232的共形沉積可以用於填充(即裝填)多個凹陷區域216和多個腐蝕區域218，即，不平整表面220的不平整區域的裝填。然而，使用共形沉積工藝來填充經處理的半導體結構202的多個不平整區域可能導致第一電介質膜232在第一電介質膜232的與經處理的半導體結構202相反的一側上具有不平整表面234，因為共形膜可以以第一電介質膜232的材料基本保留底層不平整表面220的形貌的方式在整個第一電介質膜232上具有基本均勻的厚度D1。在本發明的一些實施方式中，第一電介質層厚度D1可以大於最大峰谷距離PV_。厚度D1可以選擇為大於PV_，使得多個凹陷區域216和多個腐蝕區域218可以至少基本上由第一電介質膜232填充。圖2C例示半導體結構235，其包括經處理的半導體結構202和第一電介質膜232。可以以這種方式處理第一電介質膜232 如虛部所示，第一電介質膜232的不平整度基本上被去除，導致第一電介質膜232在第一電介質膜232的與經處理的半導體結構202相反的一側上包括基本平整的表面236。本領域中已知的多種方法可以用於平整化第一電介質膜232。例如，可以利用蝕刻工藝、研磨工藝和拋光工藝中的一個或更多個執行平整化工藝。在本發明的一些實施方式中，可以利用化學機械拋光(CMP)工藝執行平整化工藝。可以選擇CMP工藝條件，尤其是漿體磨損和化學性質(chemistry)，使得第一電介質層232的不平整度以提供平整表面236的方式減小。在本發明的某些實施方式中，第一電介質層232的一部分可以被去除(例如通過CMP方法)，使得電介質層232的剩餘部分僅位於凹陷區域216和腐蝕區域218中，即圖2C中的虛線237下方。
當平整化第一電介質膜232以形成第一電介質膜232的平整表面236時，所得的平整表面236可以具有均方根(rms)表面粗糙度R2，在本發明的一些實施方式中，該粗糙度R2可以小於約I00A、小於約IOA或甚至小於約3A。第一電介質層232的平整表面236的rms表面粗糙度R2可能超過成功地將另一半導體結構附連到表面236所需要的粗糙度(更粗糙)。因此，可以採取進一步的工藝以產生具有適於將半導體結構附連到其上的表面粗糙度的平整表面。圖2D例示半導體結構245，其包括經處理的半導體結構202、平整化的第一電介質膜232以及第二電介質膜238。可以以這種方式形成第二電介質膜238 :例如第二電介質膜238的表面240的表面粗糙度和表面化學性質的特性可以適用於將半導體結構直接附連到第二電介質膜238的表面240。第二電介質膜238可以包括諸如氧化矽、氮化矽及其混合物的一層或更多層電介質材料。可以使用上面結合第一電介質膜232描述的多種方法中的任意一種沉積第二電介 質膜238。在本發明的一些實施方式中，第二電介質膜238通過CVD方法形成，且在附加實施方式中，第二電介質膜238可以通過等離子體輔助CVD方法形成。如前面結合第一電介質膜232所描述，第二電介質膜的形成溫度可以受到限制以維持在器件基板208中建立的多個器件結構210的完整性。更具體地，器件基板208可以包括多個器件結構210，如果第二電介質層238的沉積溫度高於器件劣化開始的臨界溫度，則這些器件結構210可能損壞。因此，在本發明的一些實施方式中，在小於約400° C的溫度形成第二電介質膜238。在本發明的附加實施方式中，在小於約500° C的溫度形成第二電介質膜238，而在本發明的另一些實施方式中，在小於約600° C的溫度形成第二電介質膜238。例如可以通過沉積技術形成所選厚度D2的第二電介質膜238。在本發明的一些實施方式中，第二電介質膜238的厚度D2可以小於第一電介質膜232的原始厚度D1C即，就在沉積之後的厚度)。因此，在本發明的一些實施方式中，用於鍵合的電介質層的整體厚度可以小於現有已知方法獲得的厚度，相對於現有已知的技術，這可以導致改善的鍵合特性。限制電介質膜的厚度不僅可以改善這些膜的均勻性，而且還可以導致所有者的較低的成本以及例如當半導體結構包括基板通孔(TSV)時導致改善的產出率。另外，第二電介質膜238可以包括第二電介質膜表面240,該第二電介質膜表面240可以具有均方根(rms)表面粗糙度R3，在本發明的一些實施方式中，該粗糙度R3可以足以成功地將另一半導體結構附連到表面240。在本發明的一些實施方式中，表面240可以具有小於約100A、小於約IOA或甚至小於約3A的粗糙度R3。然而，在本發明的一些實施方式中，表面粗糙度R3可能超過成功地將另一半導體附連到其上所需要的粗糙度，從而可以採取附加工藝以減小表面240的rms表面粗糙度R3。圖2E例示半導體結構255，其包括經處理的半導體結構202、平整化的第一電介質膜232以及第二電介質膜238。在本發明的一些實施方式中，可以通過本領域中已知的多種方法其中任意一種進一步改善(即，減小)第二電介質膜238的表面240的rms表面粗糙度。在本發明的一些實施方式中，可以通過等離子體處理改善表面240的rms表面粗糙度。例如，等離子體平滑化工藝可以包括將半導體結構255放置在等離子體反應器中，以及在反應器內形成能夠減小第二電介質膜238的表面240的rms表面粗糙度的高能等離子體242。作為非限制性示例，可以通過將半導體結構255暴露於氧等離子體來執行等離子體平滑化。關於這種氧等離子體的產生的附加信息例如可以在Pasquariello等人在Sensorsand Actuators 82 (2000)第 239-244頁的「Surface energy as a function of self-biasvoltage in oxy gen plasma wafer bonding」一文中找到。在本發明的附加實施方式中，等離子體處理階段可以用於改變第二電介質膜238的表面240的表面化學性質。這種等離子體工藝可以稱為「等離子體激活」工藝。通過等離子體激活進行的表面240的表面化學性質的這種改變例如可以通過使得表面240基本親水或基本疏水來使得表面240更適於附連到附加半導體結構。例如，表面240的表面化學性質的等離子體改變可以包括將半導體結構255放置在等離子體反應器中，以及在反應器內形成能夠改變第二電介質膜238的表面240的表面化學性質的高能等離子體242。作為非限制性示例，可以通過將半導體結構255暴露於氧等離子體來執行表面240的等離子體改變。關於這種工藝的附加信息例如可以在Choi等人在Journal of the ElectrochemicalSociety, 149 I G8-G11(2002)的「The analysis of Oxygen Plasma Pretreatment forImproving Anodic Bonding」一文中找至丨J。應當注意，可以在第二電介質層232的表面240上執行等離子體平滑化和等離子體表面化學性質改變中的任意一個和/或二者。等離子體平滑化和等離子體表面化學性質改變可以在單個等離子體工藝中同時執行，或者它們可以利用涉及不同等離子體屬性(例如，不同的氣體化學性質、偏置、流速等)和/或裝置的獨立的等離子體工藝被順序地執行。當等離子體平滑化第二電介質膜238時，所得的平滑的平整表面240可以具有均方根(rms)表面粗糙度R4。另外，在第二電介質膜238的表面240的等離子體表面化學性質改變時，表面240可以是基本親水的。在本發明的一些實施方式中，第二電介質238的表面240的表面粗糙度R4和表面化學性質可以足以成功地將另一半導體基板附連到表面240。在本發明的一些實施方式中，第二電介質膜238的表面240的表面粗糙度可以小於約100A、小於約10A或甚至小於約3A。圖2F例示半導體結構265，其包括經處理的半導體結構202、第一電介質膜232、第二電介質模塊238以及半導體結構244 (在圖2F中仍未附連到第二電介質膜238)。第二電介質膜238可以包括鍵合表面240且半導體結構244可以包括鍵合表面246。在本發明的一些實施方式中，如插圖250所示，半導體結構244可以包括第三電介質膜，該第三電介質膜包括鍵合輔助層248。鍵合輔助層248可以包括一個或更多個層，且可以包括多種不同材料。在本發明的一些實施方式中，鍵合輔助層248可以包括諸如氧化娃、氮化娃及其混合物(例如，氮氧化矽)的一種或更多種電介質材料。半導體結構244可以包括多個結構和材料。例如，半導體結構244可以包括器件結構和鍵合結構(即包括兩個或更多個層、器件或彼此鍵合的層和器件的結構)中的至少一個。作為非限制性示例，半導體結構244可以包括半導體晶片，且經處理的半導體結構202可以包括半導體晶片，使得半導體結構244和經處理的半導體結構202的後續鍵合可以被稱為晶片到晶片鍵合(W2W)。在本發明的另一些實施方式中，半導體結構244可以包括半導體晶片，且經處理的半導體結構202可以包括從半導體晶片劃片的半導體管芯，使得半導體結構244和經處理的半導體結構202的後續鍵合可以被稱為管芯到晶片鍵合(D2W)。在本發明的另一些實施方式中，半導體結構244可以包括半導體管芯，且經處理的半導體結構202可以包括半導體管芯，使得半導體結構244和經處理的半導體結構202的後續鍵合可以被稱為管芯到管芯鍵合(D2D)。更具體地，半導體結構244可以包括單個材料的至少基本同質層。一些這種半導體結構包括本領域中被成為自由(free-standing)基板(FS基板)的結構。同質材料例如可以包括元素或化合物材料，且可以是導電的(例如金屬性的)、半導電的或絕緣的。在一些實施方式中，同質材料可包括矽、鍺、碳化矽、III族砷化物、III族磷化物、III族氮化鎢、III族銻化物、II-VI族化合物、金屬、金屬化合金、藍寶石、石英和氧化鋅中的一個或更多個。而且，在一些實施方式中，同質材料可以包括單晶材料。在本發明的附加實施方式中，半導體結構244可以包括半導體結構，該半導體結構包括異質結構，該異質結構包括兩種或更多種不同材料。這種異質結構可以包括基底基 板上的模板結構(例如，半導體層)。在這種些實施方式中，模板結構和基底基板可以包括如前所述的材料。而且，半導體結構可以包括彼此堆疊地生長、沉積或布置的兩種或更多種材料以形成層堆疊。同樣，這種結構可以包括如前所述的材料。在本發明的其它實施方式中，半導體結構244可以包括器件結構。器件結構可以包括有源組件、無源組件和/或其混合。器件結構例如可以包括開關結構(例如電晶體等)、發光結構(例如雷射二極體、發光二極體等)、光接收結構(例如波導、分離器、混合器、光電二極體、太陽能電池、太陽能子電池等)以及微機電系統結構(例如加速器、壓力傳感器等)中的一個或更多個。在本發明的一些實施方式中，半導體結構244可以包括已經利用本發明的方法處理的經處理的半導體結構，使得半導體結構244可以包括與圖2E的半導體結構255至少基本類似(例如相同)的另一半導體結構。在本發明的另一些實施方式中，半導體結構244可以包括鍵合結構，其中兩個或更多個元件附連且鍵合在一起。在本發明的一些實施方式中，可以利用本發明的方法製造鍵合結構。圖2G例示半導體結構275，其包括經處理的半導體結構202、平整化的第一電介質膜232、第二電介質模塊238以及直接鍵合到第二電介質膜238的半導體結構244。包括經處理的半導體結構202、第一電介質層232和第二電介質層238的半導體結構255 (圖2E)在鍵合界面252附連到半導體結構244。經處理的半導體結構202到半導體結構244的鍵合產生了鍵合界面252，其中鍵合表面252是第二電介質膜238的鍵合表面240和半導體結構244的鍵合表面之間的界面。半導體結構244和經處理的半導體結構202通過第一電介質膜232和第二電介質膜238的鍵合可以通過分子粘附(即不使用膠、蠟、焊料等的鍵合)產生。例如，鍵合操作可能需要鍵合表面246和鍵合表面240足夠平滑且沒有顆粒和汙染，且表面240和246彼此足夠靠近以允許其間的接觸發生(一般在小於5nm的距離)。當變得如此靠近時，鍵合表面240和表面246之間的吸引力可以足夠高以促使分子粘附(通過由兩個表面240和246的原子或分子之間的電子相互作用而產生的所有吸引力(例如範德華力)引起的鍵合)。分子粘附的發生一般例如可以通過在與另一元件緊密接觸的元件上使用TEFLON 觸針(stylus)施加局部壓力以從起始點觸發鍵合波的傳播來實現。術語「鍵合波」表不從起始點傳播且對應於在第二電介質膜240的鍵合表面和半導體結構246的鍵合表面之間的整個界面上從該起始點開始的吸引力的傳播以形成鍵合界面252的鍵合或分子粘附的前沿(front)。例如，參見 Tong 等人在 「Materials, Chemistry and Physics 37101 1994 的題為 「Semiconductor wafer bonding:recent developments」 的期刊出版物和 Christiansen 等人在 Proceeding of IEEE 94 12 2060 2006 的題為 「Wafer DirectBonding:From Advanced Substrate Engineering to Future Applications in Micro/Nanoelectronics，，的文章。當經由第一電介質膜232和第二電介質膜238將經處理的半導體結構202鍵合到半導體結構244時，可以執行進一步的後鍵合處理。例如，可以在100-600° C的溫度對半導體結構275進行退火，以增加經處理的半導體結構202和半導體結構244之間的鍵合強度。可以增加半導體結構275的鍵合強度以減小經處理的半導體結構202和半導體結構244的不希望的分離的可能性，這種分離例如可能在進一步的處理期間發生。在某些實施方式中，可以沉積第二電介質層238而不考慮底層表面形貌，因為第一電介質層232可以具有至少基本平整的表面。因此，可以以這種方式形成第二電介質膜238 :使得能夠實現經處理的半導體結構202和半導體結構244之間的高鍵合能。因此，鍵合界面252可能僅需要低溫退火或另選地不需要附加熱處理來產生足夠的鍵合強度，由此改善整個附連工藝的熱預算。半導體結構275的其它處理可以包括多個其它操作和過程。例如，在本發明的一些實施方式中，可以利用本領域中已知的方法減薄半導體結構275的半導體結構244。這些方法例如可以包括研磨工藝、拋光工藝和/或離子注入和分離工藝。在本發明的附加實施方式中，半導體結構275可以附連到一個或更多個附加半導體結構。在本發明的附加實施方式中，半導體結構244可以被處理為使得在半導體結構244的表面上和/或中製造多個器件，因而形成附加的經處理的半導體結構。可以一次或更多次地執行用於進一步處理半導體結構275的一種或更多種方法，且還可以利用產生用於將附加半導體層附連到半導體結構275的光滑平整的表面的本發明的方法的實施方式。示例現在將描述非限制性示例以說明本發明的實施方式。應當理解，在下面的示例中，參數、材料、結構等僅用於說明性目的且並不限制本發明的實施方式。參考圖2A，提供經處理的半導體結構202，其包括互補金屬氧化物半導體器件基板208。互補金屬氧化物半導體器件基板208包括多個器件結構210，這些器件結構210除了其它特徵外包括場效應電晶體。多個導電區域212包括例如氮化鉭的阻擋材料以及包括銅的電極材料。電介質層206可以包括二氧化矽(SiO2X當去除導電銅區域204 (如虛部所示)的一部分時，通過CMP形成多個腐蝕區域218和多個凹陷區域216。參考圖2B,在不平整表面220上共形地沉積第一電介質膜232。第一電介質膜包括在150° C到400° C之間的溫度通過等離子體增強化學汽相沉積(PECVD)沉積的二氧化矽(Si02)。用於PECVD的前驅體可以包括矽烷(SiH4)、原矽酸四乙酯(TE0S)、氧(O2)、氫(H2)和一氧化二氮(N2OX第一電介質膜的平均厚度D1大於不平整表面220的最大峰谷距離PV_。D1大於約100nm，儘管在本發明的附加實施方式中，D1可以大於約I Pm。參考圖2C，對第一電介質膜232進行CMP以平整化第一電介質膜232的在其與經處理的半導體結構202相反的一側的主表面，從而提供平整的表面236。
參考圖2D，在第一電介質層232的平整表面236上共形地沉積第二電介質膜238。第二電介質膜238包括在150° C到400° C之間的溫度通過等離子體增強化學汽相沉積(PECVD)沉積的二氧化矽(SiO2X用於第二電介質層238的PECVD沉積的前驅體可以包括矽烷(SiH4)、原矽酸四乙酯(TE0S)、氧(02)、氫(H2)和一氧化二氮(N20)。參考圖2E，對第二電介質膜238進行等離子體激活和平滑化處理，以獲得具有適於附連到半導體結構的rms表面粗糙度的親水表面。通過將半導體結構放置在反應離子蝕亥Ij(RIE)腔室內且使得表面240經受氧等離子體來執行等離子體平滑化工藝。RIE腔室可以設置為約0. 050Ton■的壓力，而氧氣可以用作氧離子源，進入RIE腔室的流速約為每分鐘30標準立方釐米(seem)。等離子體自偏置可以在-60V至-360V之間變化。參考圖2F，半導體結構244包括矽基板，且鍵合輔助層248包括二氧化矽(SiO2)。參考圖2G，使具有SiO2鍵合輔助層248的矽基板244與半導體結構255緊密接觸，該半導體結構255包括經處理的半導體結構202、第一電介質膜232和第二電介質膜238。在SiO2鍵合輔助層248和第二電介質膜238的鍵合表面240之間產生鍵合界面252。 下面描述本發明的其它非限制性示例性實施方式。實施方式I :一種形成半導體結構的方法，該方法包括形成與經處理的半導體結構的不平整表面交疊的第一電介質膜；平整化所述第一電介質膜的表面；形成與所述第一電介質膜的平整化表面交疊的第二電介質膜；以及將半導體結構附連到所述第二電介質膜。實施方式2 :根據實施方式I的方法，該方法還包括使用等離子體輔助化學汽相沉積工藝沉積所述第一電介質膜和所述第二電介質膜中的至少一個。實施方式3 :根據實施方式I或實施方式2的方法，該方法還包括在低於約400° C的溫度沉積所述第一電介質膜和所述第二電介質膜中的至少一個。實施方式4 :根據實施方式I至實施方式3中任意一個的方法，其中平整化所述第一電介質膜的表面的步驟還包括對所述第一電介質膜的不平整表面進行化學機械拋光。實施方式5 :根據實施方式I至實施方式4中任意一個的方法，其中形成與所述不平整表面交疊的所述第一電介質膜的步驟包括填充所述經處理的半導體結構的多個凹陷區域以及填充所述經處理的半導體結構的多個腐蝕區域。實施方式6 :根據實施方式I至實施方式5中任意一個的方法，其中形成與所述第一電介質膜的平整化表面交疊的第二電介質膜的步驟包括使用等離子體工藝平滑化和激活所述第二電介質膜。實施方式7 :根據實施方式I至實施方式6中任意一個的方法，該方法還包括形成所述經處理的半導體結構的不平整表面以包括多個凹陷區域和多個腐蝕區域。實施方式8 :根據實施方式7的方法，其中形成所述經處理的半導體結構的不平整表面以包括多個凹陷區域和多個腐蝕區域的步驟包括去除所述經處理的半導體結構上的金屬層的至少一部分。實施方式9 :一種形成半導體結構的方法，該方法包括在經處理的半導體結構的表面中形成至少一個凹陷區域和至少一個腐蝕區域；通過在所述經處理的半導體結構的表面上沉積第一電介質膜來填充所述至少一個凹陷區域和所述至少一個腐蝕區域；通過拋光所述第一電介質膜來平整化所述第一電介質膜；在所述第一電介質膜上沉積第二電介質膜；以及將半導體結構的表面鍵合到所述第二電介質膜的表面。實施方式10 :根據實施方式9的方法，其中，沉積所述第一電介質膜的步驟還包括將所述第一電介質膜形成為具有比所述經處理的半導體結構的表面的最大峰谷距離大的平均膜厚度。實施方式11 :根據實施方式9或實施方式10的方法，該方法還包括選擇所述經處理的半導體結構以包括CMOS集成電路。實施方式12 :根據實施方式9至實施方式11中任意一個的方法，其中，平整化所述第一電介質膜的步驟還包括化學機械拋光所述第一電介質膜。實施方式13 :根據實施方式9至實施方式12中任意一個的方法，其中，在所述經處理的半導體結構的表面中形成所述至少一個凹陷區域和所述至少一個腐蝕區域的步驟還包括去除所述經處理的半導體結構上的導電層的一部分，以形成所述至少一個凹陷區 域和所述至少一個腐蝕區域。實施方式14 :一種半導體結構，該半導體結構包括包括不平整表面的經處理的半導體結構；與所述不平整表面交疊的第一電介質膜；與所述第一電介質膜交疊的第二電介質膜；以及附連到所述第二電介質膜的半導體結構。實施方式15 :根據實施方式14的半導體結構，其中所述經處理的半導體結構包括器件基板；導電區域；以及電介質層。實施方式16 :根據實施方式15的半導體結構，其中所述器件基板包括至少一個半導體器件，該至少一個半導體器件包括電子器件、光電器件、光伏器件和微機電器件中的至少一個。實施方式17 :根據實施方式14至實施方式16中任意一個的半導體結構，其中所述不平整表面包括多個凹陷區域；以及多個腐蝕區域。實施方式18 :根據實施方式17的半導體結構,其中所述第一電介質膜填充所述多個凹陷區域和所述多個腐蝕區域。實施方式19 :根據實施方式14至實施方式18中任意一個的半導體結構，其中所述第一電介質膜和所述第二電介質膜包括氧化矽、氮化矽以及氧化矽和氮化矽的混合物中的至少一個。實施方式20 :根據實施方式14至實施方式20中任意一個的半導體結構，其中所述第一電介質膜具有大於所述不平整表面的最大峰谷距離的平均厚度。實施方式21 :根據實施方式14至實施方式21中任意一個的半導體結構，其中所述半導體結構包括第三電介質膜。實施方式22 :根據實施方式21的半導體結構，其中所述第二電介質膜在鍵合界面處直接鍵合到所述第三電介質膜。如上所述的本發明的實施方式不限制本發明的範圍，因為這些實施方式僅是本發明的實施方式的示例，本發明的範圍由所附權利要求書及其法律等效物的範圍限定。任意等價實施方式旨在處於本發明的範圍內。實際上，除了此處示例和描述的實施方式以外，本領域技術人員從說明書顯見本發明的各種變型，諸如描述的要素的另選有用組合。這些修改也旨在落在所附權利要求的範圍內。本文使用的標題和圖例僅為了清楚和方便的目的。
權利要求
1.一種用於形成半導體結構的方法，所述方法包括 形成與經處理的半導體結構的不平整表面交疊的第一電介質膜； 平整化所述第一電介質膜的表面； 形成與所述第一電介質膜的平整化表面交疊的第二電介質膜；以及 將半導體結構附連到所述第二電介質膜。
2.根據權利要求I所述的方法，所述方法還包括使用等離子體輔助化學汽相沉積工藝沉積所述第一電介質膜和所述第二電介質膜中的至少一個。
3.根據權利要求I所述的方法，所述方法還包括在低於約400°C的溫度沉積所述第一電介質膜和所述第二電介質膜中的至少一個。
4.根據權利要求I所述的方法，其中，平整化所述第一電介質膜的表面的步驟還包括化學機械拋光所述第一電介質膜的不平整表面。
5.根據權利要求I所述的方法，其中，形成與所述不平整表面交疊的所述第一電介質膜的步驟包括填充所述經處理的半導體結構的多個凹陷區域以及填充所述經處理的半導體結構的多個腐蝕區域。
6.根據權利要求I所述的方法，其中，形成與所述第一電介質膜的所述平整化表面交疊的第二電介質膜的步驟包括使用等離子體工藝平滑化和激活所述第二電介質膜。
7.根據權利要求I所述的方法，該方法還包括形成所述經處理的半導體結構的所述不平整表面以包括多個凹陷區域和多個腐蝕區域。
8.根據權利要求7所述的方法，其中，形成所述經處理的半導體結構的所述不平整表面以包括多個凹陷區域和多個腐蝕區域的步驟包括去除所述經處理的半導體結構上的金屬層的至少一部分。
9.根據權利要求I所述的方法，該方法還包括形成至少一個凹陷區域和至少一個腐蝕區域，以形成所述經處理的半導體結構的所述不平整表面，其中，形成與所述經處理的半導體結構的所述不平整表面交疊的所述第一電介質膜的步驟包括通過在所述經處理的半導體結構的所述不平整表面上沉積所述第一電介質膜來填充所述至少一個凹陷區域和所述至少一個腐蝕區域，其中，平整化所述第一電介質膜的所述表面的步驟包括拋光所述第一電介質膜，其中，形成與所述第一電介質膜的所述平整化表面交疊的所述第二電介質膜的步驟包括在所述第一電介質膜上沉積所述第二電介質膜，其中，將所述半導體結構附連到所述第二電介質膜的步驟包括將所述半導體結構的表面鍵合到所述第二電介質膜的表面。
10.根據權利要求9所述的方法，其中，沉積所述第一電介質膜的步驟還包括將所述第一電介質膜形成為具有比所述經處理的半導體結構的所述表面的最大峰谷距離大的平均膜厚度。
11.根據權利要求9所述的方法，所述方法還包括選擇所述經處理的半導體結構以包括CMOS集成電路。
12.根據權利要求9所述的方法，其中，平整化所述第一電介質膜的步驟還包括化學機械拋光所述第一電介質膜。
13.根據權利要求9所述的方法，其中，在所述經處理的半導體結構的所述表面中形成所述至少一個凹陷區域和所述至少一個腐蝕區域的步驟還包括去除所述經處理的半導體結構上的導電層的一部分，以形成所述至少一個凹陷區域和所述至少一個腐蝕區域。
14.一種半導體結構，該半導體結構包括 包括不平整表面的經處理的半導體結構； 與所述不平整表面交疊的第一電介質膜； 與所述第一電介質膜交疊的第二電介質膜；以及 附連到所述第二電介質膜的半導體結構。
15.根據權利要求14所述的半導體結構，其中，所述經處理的半導體結構包括 器件基板； 導電區域；以及 電介質層。
16.根據權利要求15所述的半導體結構，其中，所述器件基板包括至少一個半導體器件，該至少一個半導體器件包括電子器件、光電器件、光伏器件和微機電器件中的至少一個。
17.根據權利要求14所述的半導體結構，其中，所述不平整表面包括 多個凹陷區域；以及 多個腐蝕區域。
18.根據權利要求17所述的半導體結構，其中，所述第一電介質膜填充所述多個凹陷區域和所述多個腐蝕區域。
19.根據權利要求14所述的半導體結構，其中，所述第一電介質膜和所述第二電介質膜包括氧化矽、氮化矽以及氧化矽和氮化矽的混合物中的至少一個。
20.根據權利要求14所述的半導體結構，其中，所述第一電介質膜具有大於所述不平整表面的最大峰谷距離的平均厚度。
21.根據權利要求14所述的半導體結構，其中，所述半導體結構包括第三電介質膜。
22.根據權利要求21所述的半導體結構，其中，所述第二電介質膜在鍵合界面處直接鍵合到所述第三電介質膜。
全文摘要
本發明的實施方式包括用於製造半導體結構且尤其用於改善包括經處理的半導體結構和半導體結構的鍵合半導體結構的平整度的方法和結構。
文檔編號H01L23/00GK102742004SQ201180008351
公開日2012年10月17日 申請日期2011年1月26日 優先權日2010年2月4日
發明者M·薩達卡, R·艾奧努特 申請人:索泰克公司