集成電路存儲單元及非易失性存儲單元的製作方法

2023-06-05 23:20:51 1

專利名稱：：集成電路存儲單元及非易失性存儲單元的製作方法集成電路存儲單元及非易失性存儲單元本申請案是"申請號為200610000205.5，申請日為2006年1月4日，發明名稱為操作具有非易失性存儲單元與存儲器陣列的方法"的申請案的分案申請。
技術領域：
本申請案根據且在35U.S.C.gll9(e)條款下主張2005年1月3日申請的美國專利臨時申請案第60/640,229號；2005年1月27日申請的美國專利臨時申請案第60/647,012號；2005年6月10日申請的美國專利臨時申請案第60/689,231號；及2005年6月10日申請的美國專利臨時申請案第60/689,314號的優先權，上述各專利的全部內容在此以引用方式全數併入。
背景技術：
：非易失性存儲器(NVM)指即使當含有NVM單元的元件移走電力供應時亦能持續儲存信息的半導體存儲器。NVM包括掩膜只讀存儲器(MaskROM)、可編程只讀存儲器(PROM)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、及快閃記憶體。非易失性存儲器廣泛地使用於半導體產業且經發展以防止已編程數據損失的一類存儲器。通常非易失性存儲器可根據元件的終端使用者需求加以編程、讀取及/或擦除，且該已編程的數據可儲存達一段長時間。一般而言，非易失性存儲元件可具有各種設計。NVM單元的設計的一個示例性實施例是所謂SONOS(矽-氧化物-氮化物-氧化物-矽)元件，其可使用薄隧道氧化層，以提供空穴直接穿隧擦除操作。雖然這些設計可具有良好的擦除速率，但數據保持通常較差，部分是因為即使在存儲元件的保持狀態期間可能存在的低電場強度下亦會發生直接穿隧。另一NVM設計是NROM(氮化只讀存儲器)，其使用較厚的隧道氧化層以在保持狀態期間防止電荷損失。然而，較厚的隧道氧化層可能影響通道擦除速率。結果，能帶間穿隧熱空穴(BTBTHH)擦除方法可用來注入空穴陷阱以補償電子。然而，BTBTHH擦除方法可能產生一些可靠性問題。例如，利用BTBTHH擦除方法的NROM元件的特徵可能在多次P/E(編程/擦除)循環後退化。因此，在此項技術中存在對以改進的數據保持性能及增加操作速率來操作多次(編程/擦除/讀取)的非易失性存儲單元設計及陣列的需要。
發明內容本發明關於非易失性存儲元件，且更明確言是關於包括隧道介電結構的非易失性存儲元件，其促進自收斂擦除操作，同時亦在保持狀態期間維持存儲元件的電荷儲存層中的電荷保持。本發明的一具體實施例包括存儲單元，其包含半導體基板，其具有設置於該基板的表面下且由通道區分離的源極區及漏極區；隧道介電結構，其設置於該通道區上，該隧道介電結構包含具有小空穴穿隧勢壘高度的至少一層；電荷儲存層，其設置於該隧道介電結構上；絕緣層，其設置於該電荷儲存層上；及柵極電極，其設置於該絕緣層上。本發明另一具體實施例包含存儲單元，其包含半導體基板，其具有設置於該基板的表面下且由通道區分離的源極區及漏極區；多層隧道介電結構，其設置於該通道區上，該多層隧道介電結構包含具有小空穴穿隧勢壘高度的至少一層；電荷儲存層，其設置於該多層隧道介電結構上；絕緣層，其設置於該電荷儲存層上；及柵極電極，其設置於該絕緣層上。在一些較佳具體實施例中，設置有小空穴穿隧勢壘高度的層可含有諸如氮化矽(Si3N4)或氧化鉿(Hf02)的材料。在本發明一些較佳具體實施例中，上述這些存儲單元包括具有多層的隧道介電結構，例如氧化矽、氮化矽及氧化矽(ONO)的堆疊介電質三層結構。這些隧道介電結構提供SONONOS(矽-氧化物-氮化物-氧化物--化物-氧化物-矽)或超晶格SONONOS設計。在本發明一些較佳具體實施例中，該隧道介電結構可包含至少兩層介電層，各層具有至高達約4納米的厚度。此外，在本發明一些較佳具體實施例中，該柵極電極包含功函數值大於N+多晶矽的材料。在一些較佳具體實施例中，該隧道介電結構可包括一層包含具有小空穴穿隧勢壘高度的材料，其中該材料以濃度梯度出現在該層中，以使該材料的濃度在該層內的深點處是最大值。本發明亦包括非易失性存儲元件，其包含依據在此所述的一個或多個具體實施例的多個存儲單元(即陣列)。如在此所用，"多個"指兩個或兩個以上。依據本發明的存儲元件顯現明顯改進的操作性質，包括增加擦除速率、改進電荷保持及更大的操作窗口。本發明亦包括操作非易失性存儲單元及陣列的方法。依據本發明的操作方法包括通過應用自收斂方法以使存儲元件的Vt分布緊湊而重設該存儲元件；通過通道+FN注入對上述這些存儲元件至少其中一個編程；及通過施加在上述這些存儲元件至少其中一個的擦除狀態電平和編程狀態電平間的電壓，以讀取上述這些存儲元件至少其中一個。如在此所用，名詞"緊湊"是指使在一陣列的許多存儲單元中的臨限電壓分布變窄。一般而言，臨限電壓分布"緊湊"是其中若干單元的臨限電壓彼此在一狹窄範圍內，以使該陣列的操作比公知設計改進。例如，在一些較佳具體實施例中，如在包含依據本發明的一個或多個具體實施例中的存儲單元的NAND陣列中，"緊湊"的臨限電壓分布指示各種存儲單元的臨限電壓彼此是在0.5V範圍內。在其它使用依據本發明的存儲單元的陣列架構中，該"緊湊"臨限電壓分布可具有從上限到下限約l.OV的範圍。依據本發明的操作方法的具體實施例包括操作依據本發明的陣列，其通過施加自收斂重設/擦除電壓至欲重設/擦除的各存儲單元中的基板與柵極電極；對該多個存儲單元至少其中一個編程；及通過施加在上述這些存儲元件中至少其中一個的擦除狀態電平和編程狀態電平間的電壓，以讀取該多個存儲單元中至少其中一個。本發明亦包括形成存儲單元的方法，其包含提供半導體基板，其具有形成於該基板的表面下且由通道區分離的源極區及漏極區；形成隧道介電結構在該通道區上，其中形成該隧道介電結構包含形成至少兩層介電層，其中該至少兩層介電層其中一層具有比該至少兩層介電層另一層還小的空穴穿隧勢壘高度；在該隧道介電結構上形成電荷儲存層；在該電荷儲存層上形成絕緣層；及在該絕緣層上形成柵極電極。如在此所用，詞組"小空穴穿隧勢壘高度"一般是指小於或等於二氧化矽的近似空穴穿隧勢壘高度的值。尤其小空穴穿隧勢壘高度最好是小於或等於約4.5eV。更佳的是小空穴穿隧勢壘高度是小於或等於約1.9eV。當結合各附圖而閱覽時，即可更佳了解本發明之前披露的摘要以及上文的詳細說明。為達本發明的說明目的，各附圖裡表示有現屬較佳的各具體實施例。然應了解本發明並不限於所表示的精確排列方式及設備裝置。在各附圖中圖la及lb分別是依據本發明一具體實施例的N通道存儲單元，及依據本發明一具體實施例的P通道存儲單元的斷面示意圖；圖2是依據本發明一具體實施例的隧道介電結構在各種編程方8法下的臨限電壓(電荷陷獲容量)的示意圖；圖3是依據本發明一具體實施例的SONONOS存儲單元的臨限電壓在擦除期間隨時間改變的示意圖；圖4是依據本發明一具體實施例的SONONOS存儲單元的臨限電壓在保持期間隨時間改變的示意圖；圖5a-5e是依據本發明各種具體實施例的ONO隧道介電結構的能帶圖；圖6是用於三種不同隧道介電結構的空穴穿隧電流相對於電場強度的示意圖；圖7a是依據本發明一具體實施例的存儲單元在各種類型的編程後的擦除期間隨時間改變的臨限電壓的示意圖；圖7b是依據本發明一具體實施例具有鉑柵極的存儲單元在擦除期間隨時間改變的臨限電壓的示意圖；圖7c及7d是有關圖7b中的存儲單元的電容相對於電壓的示意圖；圖8是依據本發明一具體實施例的存儲單元在各種操作條件下於許多編程/擦除循環過程中的臨限電壓的示意圖；圖9是依據本發明一具體實施例的存儲單元在1循環和103循環後的電流-電壓(IV)關係示意圖；圖10是依據本發明一具體實施例的存儲單元在一組編程及擦除條件下於許多編程/擦除循環過程中的臨限電壓的示意圖；圖11是依據本發明一具體實施例的存儲單元在VG加速保持測試下的臨限電壓隨時間改變的示意圖；圖12a及12b分別是依據本發明一具體實施例的存儲單元的虛擬接地陣列的等效電路圖及布局圖；圖13是圖12b中所示依據本發明一具體實施例的存儲單元的虛擬接地陣列沿線12B-12B取得的斷面示意圖；圖14a及14b是包含依據本發明一具體實施例的存儲單元的存儲器陣列的等效電路圖，且描述依據本發明的操作的兩具體實施例的適合的重設/擦除電壓；圖15a及15b是包含依據本發明一具體實施例的存儲單元的存儲器陣列的等效電路圖，其描述依據本發明編程的方法；圖16a及16b是包含依據本發明一具體實施例的存儲單元的存儲器陣列的等效電路圖，其描述依據本發明讀取一位的方法；圖17是依據本發明一具體實施例的存儲單元在各種擦除條件下隨時間變化的臨限電壓示意圖；圖18是依據本發明一具體實施例的存儲單元在許多編程/擦除循環過程中的臨限電壓的示意圖；圖19a及19b是依據本發明一具體實施例的存儲單元，在各種柵極電壓下於漏極處的電流分別依對數標度及線性標度的示意圖；圖20是包括依據本發明一具體實施例的存儲單元的陣列的等效電路圖，其描述依據本發明對一位編程的方法；圖21a及21b是依據本發明一具體實施例的虛擬接地陣列的布局圖和等效電路圖；圖22a及22b分別是依據本發明一具體實施例的存儲單元的NAND陣列的等效電路圖及布局圖；圖23a及23b分別是依據本發明一具體實施例的存儲單元的NAND陣列沿圖22b中所示線22A-22A及22B-22B取得的斷面圖；圖24a是依據本發明一具體實施例的NAND陣列的等效電路圖，其描述依據本發明的操作方法；圖24b是依據本發明一具體實施例在重設操作期間針對兩個具有不同初始臨限電壓的存儲單元隨時間改變的臨限電壓的示意圖；圖25是依據本發明一具體實施例的操作方法的等效電路圖；圖26是依據本發明一具體實施例的存儲單元的臨限電壓在各種擦除條件下隨時間改變的示意圖；圖27是描述依據本發明一具體實施例的操作方法的等效電路圖；圖28是依據本發明一具體實施例的存儲單元在一組編程及擦除條件下於許多編程/擦除循環過程中的臨限電壓的示意圖；圖29a及29b是在依據本發明一具體實施例的存儲單元，在各種柵極電壓下於漏極處的電流在三個不同循環數目處分別依照對數標度及線性標度的示意圖；圖30是依據本發明一具體實施例的存儲單元的臨限電壓在三個不同溫度和循環條件下於保持期間隨時間變化的示意圖；圖31是依據本發明一具體實施例的NAND陣列字線的斷面示意圖；及圖32是依據本發明一具體實施例的NAND陣列字線形成技術的斷面示意圖。主要元件標記說明100n通道存儲單元101p型基板102N型摻雜區104n型摻雜區106通道區120隧道介電結構122下方薄氧化層124小空穴穿隧勢壘高度氮化層126上方薄氧化層130電荷陷獲/電荷儲存層140絕緣層ii150柵極p通道存儲單元201n型基板202p型摻雜區204p型摻雜區206通道區220隧道介電結構222下方薄氧化層224小空穴穿隧勢壘高度氮化層226上方薄氧化層230電荷陷獲/電荷儲存層240絕緣層250柵極具體實施方式現將詳細參照本發明及其較佳具體實施例，其實例圖解於附圖之中。若可能的話，所有附圖中將以相同或類似元件符號來代表相同或類似的部件。應注意的是非圖形的表示是依大幅簡化的形式並且不按照精確的比例。關於在此所披露，單純是為了方便及清楚的目的，方向性名詞(諸如頂部、底部、左、右、上、下、以上、以下、位於下方、後及前)是針對附圖使用。結合附圖的以下說明所使用的這些方向性名詞不應被視為以任何未在隨附權利要求中明顯提出的方式限制本發明。雖然在此所披露參考一些示範性具體實施例，應了解這些具體實施例是舉例說明且非限制。應理解在此所披露的過程步驟及結構不涵蓋用於製造整個集成電路的完整流程。本發明可與此項技術中為人熟知的各種集成電路製造技術一起實現或發展。依據本發明的存儲單元可克服在SONOS及NROM元件中的一些可靠性問題。例如，依據本發明的存儲單元結構可允許快速FN通道擦除方法，同時保持良好的電荷保持特徵。根據本發明存儲單元的各種具體實施例亦可減輕對BTBTHH擦除方法的依賴，從而避免在多次P/E循環後元件的退化。其一示例性實施例為可在其中隧道介電結構是多層結構的具體實施例中，使用超薄隧道介電質或超薄氧化層結合小空穴穿隧勢壘高度層。此可提供更好的應力免除。在多次P/E循環以後，根據本發明的非易失性存儲單元亦顯示少量退化。根據本發明的存儲單元可使用n通道或p通道設計，如圖la及lb中顯示。圖la描述本發明一具體實施例的n通道存儲單元100的斷面圖。該存儲單元包括含有至少兩個n型摻雜區102和104的p型基板IOI，其中各摻雜區102和104的功能可根據所施加的電壓而為源極或漏極。如圖la顯示，為參考目的，摻雜區102可作為源極，而摻雜區104可作為漏極。基板101在兩個n型摻雜區間進一步包括通道區106。在通道區106上方(在基板101表面上)是隧道介電結構120。在一些較佳具體實施例中，隧道介電結構120可包含三層薄ONO結構，其中小空穴穿隧勢壘高度氮化層124夾置在下方薄氧化層122及上方薄氧化層126間。存儲單元100進一步包括在隧道介電結構120上的電荷陷獲(或電荷儲存)層130(較佳是氮化物)，且絕緣層140(較佳是包含阻隔氧化物)設置在電荷陷獲層130上。柵極150設置在絕緣層140上。圖lb描述依據本發明一具體實施例的p通道存儲單元200的斷面圖。該存儲單元包括含有至少兩個p型慘雜區202和204的n型基板201，其中各摻雜區202和204的功能可為源極或漏極。基板201在兩個p型摻雜區間進一步包括通道區206。p通道存儲單元200同樣地包括包含三層薄ONO結構的隧道介電結構220(其中小空穴穿隧勢壘高度氮化層224夾置在下方薄氧化層222及上方薄氧化層226之間)、電荷陷獲(或電荷儲存)層230、絕緣層240及柵極250。因此，例如在圖la及lb中所述，依據本發明的存儲單元可包括多層薄膜隧道介電結構，其包括第一氧化矽層Ol、第一氮化矽層N1及第二氧化矽層02;電荷儲存層，例如第二氮化矽層N2;及例如第三氧化矽層03的絕緣層，其在如半導體基板(例如矽基板)的基板上或上方。穿隧介電結構允許空穴在存儲元件擦除/重設操作期間自基板穿隧到電荷儲存層。較佳的是，在本發明的非易失性存儲單元中的隧道介電結構具有可忽略的電荷陷獲效率，且更佳的是在存儲體操作期間完全不捕獲電荷。諸如氮化矽層、HfQ2和八1203的電荷儲存材料可用作隧道介電結構中的小空穴穿隧勢壘高度層。在本發明一些較佳具體實施例中，諸如氮化矽的有效電荷儲存材料可用作存儲元件中的電荷儲存層。防止電荷損失的阻隔氧化物可用作絕緣層，例如第三氧化矽層03。根據本發明的存儲單元在絕緣層上亦包括柵極或柵極電極，例如多晶矽柵極。隧道介電結構、電荷儲存層、絕緣層與柵極可形成在基板上至少通道區的一部分上，其由源極區及漏極區界定且設置在其間。根據本發明各種具體實施例的存儲單元包含隧道介電結構，其在諸如約-10到約-20V的負柵極電壓(Vg)下可提供約10毫秒的快速FN擦除速率。另一方面，仍可維持電荷保持，並且在一些示例性實施例中，可能比許多公知SONOS元件更佳。根據本發明的存儲單元亦可避免使用能帶間熱空穴擦除操作，其一般是用於NROM元件中。避免此能帶間熱空穴擦除操作可大幅地免除熱空穴引入損害，且此避免是符合需求的。參考圖2，用於依據本發明一具體實施例的隧道介電結構的臨限電壓的實驗測量值，顯示超薄Ol/Nl/02結構可具有可忽略的陷獲效率，如在連續編程脈衝下的不變臨限電壓電平所證。在針對圖2測試的示例性實施例中，01/Nl/02層厚度分別為30、30及35埃(A)。如圖2顯示，在使用編程的各種方法(即-FN編程、+1^編程及(:11￡(通道熱電子)編程)於若干編程次數的過程中，臨限電壓Vt維持穩定在近似1.9伏特。因此，此超薄01/Nl/02膜可作為調變隧道介電結構。在包括CHE、+FN及-FN的各種電荷注入方法下的結果皆顯示可忽視的電荷陷獲。工藝或元件結構可加以設計以使界面性陷阱減到最少，以使Ol/Nl或N1/02界面是有作用的。圖3顯示依據本發明一具體實施例具有SONONOS設計的存儲單元的擦除特徵。圖3所述的具體實施例中的存儲單元包含厚度分別為15埃、20埃及18埃的ONO隧道介電結構的n-MOSFET設計。此具體實施例的存儲單元包含厚度約70埃的氮化矽電荷儲存層、厚度約卯埃的絕緣氧化矽層、及包含任何合適導電材料的柵極，例如n型摻雜多晶矽。參考圖3，可達到快速FN(Fowkr-Nordhdm)擦除(如在10毫秒內)，且亦可獲得極佳的自收斂擦除性質。圖4顯示根據參考圖3所述的本發明存儲單元的具體實施例的SONONOS元件的電荷保持特徵。如圖所示，上述這些保持特徵可比公知SONOS元件更佳，且就電流值而言，可能高好多個等級。圖5a及5b是顯示使用含有至少一層的隧道介電結構的可能效應的能帶圖，其中該至少一層具有小空穴穿隧勢壘高度。在存儲器數據保持期間可能存在的低電場下的隧道介電結構(此示例性實施例中的Ol/Nl/02三層)的能帶圖，在圖5a中顯示。可除去如由點狀箭頭表示在低電場下的直接穿隧，從而在保持狀態期間提供良好的電荷保持。另一方面，在高電場下能帶的偏移(如圖5b中顯示)可減少N1及02的勢壘效應，使得通過01的直接穿隧可能發生。具有至少一層小空穴穿隧勢壘高度層的隧道介電結構可允許有效的FN擦除操作。圖5c及5d顯示在一示例性實施例中的另一組能帶圖。對於一示例性實施例中的較佳能帶偏移條件，Nl的厚度可能大於Ol。價能帶的能帶圖是在相同的電場E01=14MV/cm處繪出。根據WKB近似的穿隧可能性與陰影區域相關連。在此示例性實施例中，對於厚度Nl=01，能帶偏移不完全遮擋02的勢壘。另一方面，對於NlX)l，能帶偏移可較易於遮擋01。因此，對於厚度N1XM，在01中相同電場下，空穴穿隧電流可能較大。一具有經測量及模擬空穴穿隧電流的實驗(如圖6顯示)進一步描述根據本發明一些具體實施例通過隧道介電結構的空穴穿隧。例如，通過01/Nl/02介電質的空穴穿隧電流可落在超薄氧化物及厚氧化物間。在一示例性實施例中，在高電場下，空穴穿隧電流可近似超薄氧化物。然而，在低電場下，直接穿隧可受抑制。如圖6顯示，即使在僅lMV/cm的低電場強度下，空穴穿隧電流亦可通過薄氧化層檢測到。空穴穿隧電流在例如11-13MV/cm的相對較地高電場強度下可通過厚氧化物忽略。然而，當高電場強度出現時，通過ONO隧道介電結構的空穴穿隧電流會到達薄氧化層。在圖6中，由於在低電場空穴穿隧通過薄氧化物造成的大電流洩漏可在圖中的區域A看見。在圖6中，在高電場強度處通過01/N1/02隧道介電結構的空穴穿隧電流可在圖中區域B看見。在圖6中，在低電場處通過01/Nl/02隧道介電結構和厚氧化物而實質上不存在的穿隧電流可在圖中區域C看見。可將依據本發明的存儲單元設計應用於各種存儲器類型，包括但不限於，NOR及/或NAND型快閃記憶體。如上述，隧道介電層可包括兩層或更多層以上，包括可提供小空穴穿隧勢壘高度的一層。在一示例性實施例中，提供小空穴穿隧勢壘高度的該層可含有氮化矽。該層可夾置在兩層氧化矽層之間，若將氮化矽用作中間層時可從而形成O/N/O隧道介電質。在本發明一些較佳具體實施例中，隧道介電結構中的各層至高達約4納米厚。在一些較佳具體實施例中，隧道介電結構中的各層厚度可約l納米至3納米。在一示例性元件中，三層結構可具有約10埃至30埃的底部層(例如氧化矽層)、約10埃至30埃的中間層(例如氮化矽層)、及約10埃至30埃的頂層(例如另一氧化矽層)。在一特定示例性實施例中，可使用0/N/0三層結構，其具有15埃的底部氧化矽層、20埃的中間氮化矽層、及18埃的頂部氧化矽層。在一示例性實施例中，薄O/N/O三層結構顯示可忽略的電荷陷獲。如參考圖5a、5b及6所述的理論能帶圖及穿隧電流分析，可能建議隧道介電結構(例如各層厚度為3納米或更少的01/N1/02結構)，可在保持期間抑制低電場下的空穴直接穿隧。同時，在高電場仍可允許有效的空穴穿隧。此可能是因為能帶偏移可有效地遮擋Nl及02穿隧勢壘。因此，此建議的元件可提供快速空穴穿隧擦除，同時其免除公知SONOS元件的保持問題。實驗分析顯示依據本發明各種具體實施例的存儲單元的極佳耐久及保持性質。在一些較佳具體實施例中，隧道介電結構包括至少中間層及在中間層相對側上相鄰的兩層，其中中間層及兩相鄰層各包含第一材料和第二材料，其中該第二材料的價能帶電平大於第一材料的價能帶電平，且第二材料的傳導能帶電平小於第一材料的傳導能帶電平；且其中第二材料的濃度高於兩相鄰層間的中間層，且第一材料的濃度在兩相鄰層中高於中間層。較佳的是，在依據本發明的此具體實施例的隧道介電結構中，第一材料包括氧及/或含氧化合物，且第二材料包括氮及/或含氮化合物。例如，第一材料可包括氧化物(例如氧化矽)，且第二材料可包括氮化物，例如Si3N4或SixOyNz。依據本發明此方面的隧道介電質可由三層或更多層構成，所有這些層可含有類似元素(例如Si、N及O),只要具有最小空穴隧道勢壘高度的材料的濃度在中間層內是高於二相鄰層即可。在依據本發明先前具體實施例的隧道介電結構中，該第二材料可依梯度濃度出現在中間層中，使得在中間層中第二材料的濃度從相鄰層/中間層界面增加到在中間層內深點處的最大濃度，且從該最大濃度深點降低到在該另一相鄰層/中間層界面處的較低濃度。濃度中的增及減較佳是漸進式的。在本發明其它具體實施例中，隧道介電結構包括至少中間層及在中間層相對側上的兩相鄰層，其中兩相鄰層包含第一材料且中間層包含第二材料，其中第二材料的價能帶電平大於第一材料的價能帶電平，且第二材料的傳導能帶電平小於第一材料的傳導能帶電平；且其中該第二材料是依梯度濃度出現在中間層中，使得在中間層中的第二材料濃度從相鄰層/中間層界面增加到在中間層內深點處的最大濃度，且從該最大濃度深點降低到在該另一相鄰層/中間層界面處的較低濃度。濃度中的增及減較佳是漸進式的。較佳的是，在依據本發明的此具體實施例的隧道介電結構中，第一材料包括氧及/或含氧化合物，且第二材料包含氮及/或含氮化合物。例如，第一材料可包括氧化物(例如氧化矽)，且第二材料可包括氮化物(例如SbN4或SixOyNz)。例如，在其中隧道介電層包含三層ONO結構的本發明的具體實施例中，該底部氧化層及頂部氧化層可包含二氧化矽，且中間氮化層可由例如氮氧化矽及氮化矽構成，其中氮化矽的濃度(即，二者中具有較小空穴穿隧勢壘高度的材料)在此層內非固定，而是在具有夾置氧化層的兩界面間的該層內某些深點處達到最大值。在其中具有最小空穴穿隧勢壘高度的材料達到其最大濃度的中間層內的精確點並非關鍵，只要其依梯度出現且在中間層內某些點處的隧道介電層中達到其最大濃度。具有最小空穴穿隧勢壘高度的材料的梯度濃度可有利於改進非易失性存儲元件的各種性質，尤其是具有SONONOS或SONONOS狀的結構者。例如，可縮小保持狀態電荷損失、可改進在高電場下的空穴穿隧、及在其可能程度下可避免在隧道介電質中的電荷陷獲。隧道介電層的能帶圖可依據本發明的此方面有利地修改，使得中間層的價能帶電平及傳導能帶電平不具有固定值，而是橫跨該層的厚度隨著具有最小空穴穿隧勢壘高度的材料濃度變化。參考圖5e，依據本發明的此方面的ONO三層隧道介電質的修正通過能帶圖顯示。中間層(層2)由氮化矽構成。外部層(層1及層3)由二氧化矽構成。層2中氮化矽的濃度會變化，使得價能帶電平及傳導能帶電平分別在其中氮化矽濃度為最高的層2的深度達到最大及最小值。圖5e中顯示三種可能的氮化矽濃度梯度，其由表示因濃度梯度產生的可變價能帶電平及傳導能帶電平的虛線描述。如圖5e中顯示，通過在虛線上表示層2中三個替代性氮化矽濃度最大值的圓圈，最低價能帶電平及最高傳導能帶電平與氮化矽濃度最大值一致。依據本發明這些具體實施例的多層的隧道介電結構可依許多方式製造。例如，可使用任何數目的公知氧化作用方法形成第一、二氧化矽或氮氧化矽層，該方法包括但不限於熱氧化作用、自由基(ISSG)氧化作用及等離子氧化/氮化作用，以及化學氣相沉積過程。具有SiN的梯度濃度的中間層接著可例如通過化學氣相沉積方法，或另一選擇是通過在第一層頂部形成的過量氧化物或氮氧化物的等離子氮化作用形成。第三層(上氧化層)可接著例如通過氧化作用或化學氣相沉積形成。電荷儲存層接著可形成在隧道介電結構上。在一示例性實施例中，可在隧道介電結構上形成約5納米至IO納米的電荷儲存層。在一特定示例性實施例中，可使用約7納米或更厚的氮化矽層。在電荷儲存層上的絕緣層可為約5納米至12納米。例如，可使用約9納米或更厚的氧化矽層。且可通過熱處理轉換氧化矽層的至少一部分以形成氧化矽層。在此描述用以形成合適材料的多層的任何已知或待開發的方法，皆可用來沉積或形成隧道介電層、電荷儲存層及/或絕緣層。合適方法包括例如熱成長方法及化學氣相沉積方法。在一示例性實施例中，熱轉換過程可提供高密度或濃度的界面陷阱，其可提高存儲元件的陷獲效率。例如，氮化物的熱轉換可在約1000。C處進行，同時柵極流量比是H2:02=1000:4000sccm。此外，因為氮化矽大體上具有極低(大約1.9eV)的空穴勢壘，故在高電場下其對空穴穿隧可變得無障礙。同時，隧道介電質(例如ONO結構)的總厚度，可防止電子在低電場下直接穿隧。在一示例性實施例中，此不對稱行為可提供使存儲元件不僅提供快速空穴穿隧擦除，而且在保持期間減少或免除電荷洩漏。可通過0.12微米NROM/NBit技術製造一示例性元件。表1顯示在一示例性實施例中的元件結構及參數。所披露具有超薄0/N/0的隧道介電質可改變空穴穿隧電流。在一示例性實施例中，一較厚(7納米)N2層可作為電荷陷獲層，並且一03(9納米)層可作為阻隔層。N2及03二者皆可使用NROM/NBit技術製造。表1tableseeoriginaldocumentpage20柵極TvT多晶矽通道長度0.22微米通道寬度0.16微米在本發明一些較佳具體實施例中，柵極可包含功函數大於w多晶矽的材料。在本發明一些較佳具體實施例中，此高功函數柵極材料可包含例如鉑、銥、鎢、及其它貴金屬的金屬。較佳的是，這些具體實施例中的柵極材料的功函數大於或等於約4.5eV。在尤其較佳具體實施例中，柵極材料包含高功函數金屬，例如鉑或銥。此外，較佳的高功函數材料包含但不限於p+多晶矽，及諸如氮化鈦及氮化鉭的金屬氮化物。在本發明的尤其較佳具體實施例中，柵極材料包含鉑。依據本發明一較佳具體實施例具有高功函數柵極材料的示例性元件，亦可由0.12微米NROM/NBit技術製成。表2顯示在一示例性實施例中的元件結構及參數。所披露具有超薄O/N/O的隧道介電質可改變空穴穿隧電流。在一示例性實施例中，較厚(7納米)的N2層可作為電荷陷獲層，並且03(9納米)層可作為阻隔層。N2及03二者皆可使用NROM/NBit技術製造。表2tableseeoriginaldocumentpage21依據本發明具體實施例具有高功函數柵極材料的存儲單元顯示比其它具體實施例改進甚多的擦除性質。高功函數柵極材料抑制柵極電子注入陷獲層中。在本發明一些具體實施例中，其中存儲單元包含N"多晶矽柵極，在擦除期間空穴穿隧到電荷陷獲層且同時柵極電子注入。此自收斂擦除效應導致在擦除狀態中更高的臨限電壓電平，其在NAND應用中可能不符合需求。可將依據本發明具有高功函數柵極材料具體實施例的存儲單元用於各種類型的存儲器應用，包括例如NOR及NAND型存儲器。然而，依據本發明具有高功函數柵極材料具體實施例的存儲單元，尤其適用於NAND應用，其中在擦除/重設狀態中提高臨限電壓可能不符合需求。依據本發明具有高功函數柵極材料具體實施例的存儲單元，可通過空穴穿隧方法及較佳是通過-FN擦除操作來擦除。一具有ONO穿隧介電質及W多晶矽柵極的示例性元件，可通過公知SONOS或NROM方法編程，且由通道FN空穴穿隧擦除。圖7a顯示在一示例性實施例中具有ONO穿隧介電質的示例性SONONOS元件的擦除特徵。參考圖7a，較高的柵極電壓導致更快速的擦除速率。其亦具有更高的飽和Vt，因為柵極注入亦更強並且產生的動態平衡點(其決定Vt)更高。附圖右手側顯示當臨限電壓根據擦除柵極電壓達到約3到約5伏特的最小值。通過微分圖7a中的曲線可由瞬時分析方法抽取空穴穿隧電流。來自圖7a中測量值的抽取空穴電流顯示在如以上討論的圖6中。為了比較，亦使用WKB近似繪出模擬的空穴穿隧電流。實驗結果與預測合理地一致。在高電場下，穿隧電流通過01/N1/02堆疊到達超薄Ol，同時其在低電場下關閉。依據本發明具有高功函數柵極材料的存儲單元的一些具體實施例(其中高功函數柵極抑制柵極電子注入)中，取決於擦除時間，在擦除或重設狀態中該元件的臨限電壓可能低許多，且甚至為負。依據本發明一具體實施例的存儲元件(其中柵極由鉑構成且隧道介電層包括15/20/18埃的ONO結構)的臨限電壓值顯示在圖7b中。如圖7b中顯示，-1^擦除操作期間在類似柵極電壓(-18￥)處，該元件的臨限電壓可設定在-3V以下。圖7c中顯示該元件的對應電容相對於柵極電壓值。此外，依據本發明具有高功函數柵極材料具體實施例的存儲元件的保持性質已改進。具有鉑柵極的存儲元件的保持性質顯示在圖7d中，其中電容顯示為在擦除及編程後，且接著在各操作後30分鐘後及各操作後二小時與柵極電壓成函數。已觀察到最小偏差。依據本發明各種具體實施例的存儲單元可用至少兩種分離方案操作。例如，具有反向讀出(模式l)的CHE編程可用來執行2位/單元操作。此外，亦可將低功率+FN編程(模式2)用作2位/單元操作。兩種模式皆可使用相同的空穴穿隧擦除方法。模式1較佳是可用作N0R型快閃記憶體的虛擬接地陣列架構。模式2較佳是可用於NAND型的快閃記憶體。圖8的示例性實施例顯示在模式1操作下，依據本發明一具體實施例的虛擬接地陣列架構NOR型快閃記憶體的極佳耐久性質。具有隧道介電結構的這些存儲元件的擦除退化不會發生，因為空穴穿隧擦除0^=-15￥)是均勻通道擦除方法。圖9中亦顯示對應的IV曲線，其顯示在多次P/E循環後該元件的少許退化。在一示例性實施例中，此可能因超薄氧化層/氮化層擁有良好的應力免除性質。此外，該存儲元件不會有熱空穴引入的損害。圖10顯示依據本發明一具體實施例的NAND型快閃記憶體在模式2下操作中的耐久性質。為了更快速的收斂擦除時間，可使用更大的偏壓(Vg^l6V)。在此示例性實施例中亦可獲得極佳耐久性。圖4顯示依據本發明一具體實施例的示例性SONONOS元件的電荷保持，其中在100小時後僅觀察到60mV的電荷損失。此改進方案的電流值等級比公知SONOS元件高。VG加速保持測試亦顯示可在低電場抑制直接穿隧。圖ll顯示針對10KP/E循環元件的VG加速保持測試的示例性實施例。電荷損失於IOOO秒應力後在-VG應力下是小，其指示可抑制在小電場處的空穴直接穿隧。因此，在上述示例性實施例中所指的SONONOS設計可提供具有極佳耐久性質的快速空穴穿隧擦除。如以上所指，可在NOR與NAND兩種類型氮化物儲存快閃記憶體中實施該設計。此外，依據本發明一具體實施例的存儲器陣列可包括多個具有類似或不同組合方式的存儲元件。在根據本發明的陣列的各種具體實施例中，可使用根據本發明的存儲單元以取代在虛擬接地陣列架構中的公知NROM或SONOS元件。可通過使用FN空穴穿隧而非熱空穴注入解決或減輕可靠性問題和擦除退化。在不用以下描述的特定結構限制本發明的範疇下，以下將描述依據本發明的存儲器陣列的各種操作方法，用於示例性NOR虛擬接地陣列架構。CHE或CHISEL(通道激始次要電子)編程及反向讀出可用於2位/單元存儲器陣列。並且擦除方法可為均勻通道FN空穴穿隧擦除。在一示例性實施例中，該陣列架構可為虛擬接地陣列或JTOX陣列。參考圖12a-20，可將01/Nl/02三層結構用作隧道介電質，各層厚度約3納米或更少以提供空穴直接穿隧。參考圖12a-20，N2可比5納米厚以提供一高陷獲效率。絕緣層(03)可為由溼氧化形成的氧化矽層，例如溼轉換的頂部氧化物(氧化矽)，以在03及N2間的界面處提供密度大的陷阱。03可為約6納米或更厚以防止電荷自此氧化矽層損失。圖12a及12b顯示一併入以上討論的存儲單元的虛擬接地陣列架構示例性實施例，諸如具有三層ONO隧道介電質的存儲單元。尤其是，圖12a顯示存儲器陣列的一部分的等效電路，並且圖12b顯示該存儲器陣列的一部分的示例性布局。此外，圖13顯示併入該陣列中的若干存儲單元的斷面示意圖。在一示例性實施例中，埋入式擴散(BD)區域可為用於存儲單元的源極或漏極區的Nlf雜接面。基板可為p型基板。為了避免BDOX區域(BD上的氧化物)在-FN擦除期間的可能崩潰，在一示例性實施例中可使用厚BDOX(〉50納米)。圖14a及14b顯示一用於併入具有上述隧道介電質設計的2位/單元存儲單元的示例性虛擬接地陣列的可能電子重置(RESET)方案。在執行進一步P/E循環前，所有元件可首先經歷電子"RESET"。RESET過程可確保在相同陣列中的存儲單元的Vt—致性且將元件Vt提高至收斂擦除狀態。例如，施加Vg二15V達1秒(如圖14a中顯示)，可有將某些電荷注入氮化矽的電荷陷獲層以達到動態平衡條件的效果。使用RESET,儘管存儲單元因例如在其工藝中等離子體充電效應造成的不均勻充電，亦可使其Vt收斂。用於產生自收斂偏壓條件的替代方式是提供柵極及基板電壓二者的偏壓。例如參考圖14b，可施加Vg;8V和P井-十7V。圖15a及15b顯示用於併入具有上述隧道介電質設計的2位/單元存儲單元的示例性虛擬接地陣列的編程方案。通道熱電子(CHE)編程可用於對該元件編程。對於圖15a中顯示的Bit-l編程，電子是局部地注入BLN(位線N)上的接面邊緣。對於圖15b中顯示的Bit-2編程，電子是儲存在BLN-I上。用於WL(字線)的典型編程電壓是約6V至12V。BL(位線)的典型編程電壓是約3至7V，且可使p井保持接地。圖16a及16b顯示用於併入具有上述隧道介電質設計的2位/單元存儲單元的示例性虛擬接地陣列的讀取方案。在一示例性實施例中，反向讀出是用來讀取此元件以執行2位/單元操作。參考圖16a，對於讀取Bit-l，BLN-I是用合適的讀取電壓(例如1.6V)施加。參考圖16b，對於讀取Bit-2，BLN是用合適的讀取電壓(例如1.6V)施加。在一示例性實施例中，讀取電壓可在約1至2V的範圍中。字線及P井可保持接地。然而，亦可執行其它已修改的讀取方案，諸如一提高Vs反向讀出方法。例如，一提高Vs反向讀出方法可將Vd/Vs=1.8/0.2V用於讀取Bit-2,且Vd/Vs=0.2/1.8用於讀取Bit-l。圖14a及14b亦顯示用於併入具有上述隧道介電質設計的2位/單元存儲單元的示例性虛擬接地陣列的扇區擦除方案。在一示例性實施例中，可同時施加扇區擦除與通道空穴穿隧擦除以擦除存儲單元。在存儲單元中具有SONONOS結構的ONO隧道介電質可提供快速擦除，其可在約10至50毫秒中和自收斂通道擦除速率中發生。在一示例性實施例中，扇區擦除操作條件可類似RESET過程。例如，參考圖14a，在WL處同時地施加VG約等於-15V及留下所有BL為浮動可達到扇區擦除。且p井可保持接地。或者是，參考圖14b，施加約-8V至WL且約+7V至p井亦可達到扇區擦除。在一些示例性實施例中，完全扇區擦除操作可在100毫秒或更少時間內實現，而不會有任何過檫除或難以擦除的單元。上述元件設計可有利於一提供極佳自收斂性質的通道擦除。圖17顯示在使用SONONOS元件的示例性實施例中的擦除特徵。SONONOS元件的示例性實施例可使01/N1/02/N2/03的厚度分別為約15/20/18/70/90埃，具有N"多晶矽柵極並且熱轉換頂部氧化物為03。已顯示用於各種柵極電壓的擦除速率。較高的柵極電壓導致更快速的擦除速率。然而，收斂Vt亦更高。此是因為柵極注入在較高柵極電壓下更活躍。為減少柵極注入，可替代地使用高功函數的P+多晶矽柵極或其它金屬柵極作為柵極材料，以在擦除期間減少柵極注入電子。圖18顯示將SONONOS元件用於虛擬接地陣列架構的耐久性質。在某些示例性實施例中的耐久性質極好。用於Bit-l的編程條件是Vg/Vd=8.5/4.4V、0.1微秒，用於Bit-2是Vg/Vs=8.5/4.6V、0.1微秒。FN擦除可使用Vg^l5V達約50毫秒以同時擦除2位。因為FN擦除是自收斂均勻通道擦除，難以擦除或過擦除的單元通常不會出現。在一些示例性實施例中，上面披露元件顯示絕佳耐久性質，即使不使用編程/擦除驗證或步進算法。圖19a及19b顯示在一示例性實施例中於P/E循環期間的I-V特徵。己顯示對數標度(圖19a)及線性標度(圖19b)二者中的對應I-V曲線。在一示例性實施例中，SONONOS元件在多次P/E循環後具有少許退化，使得該次限定值擺動(S.S.)及跨導(gm)二者在多次循環後幾乎相同。此SONONOS元件比NROM元件具有更優異的耐久性質。其一原因可為未使用熱空穴注入。此外，上面披露的超薄氧化物可具有比厚隧道氧化物更佳的應力免除性質。圖20顯示在一示例性實施例中的CHISEL編程方案。對該元件編程的一替代方法是使用CHISEL編程方案，其使用負基板偏壓增強撞擊離子化作用來增加熱載體效率。編程電流由於體效應亦可減少。此圖中顯示典型條件，其中基板是用負電壓(-2V)施加，並且將接面電壓減少到約3.5V。對於公知NROM元件及技術，CHISEL編程不可應用，因為其在靠近通道中心區可能注入較多電子。並且熱空穴擦除對於移走公知NROM元件中靠近通道中心區的電子是無效率的。圖21a及21b顯示一示例性實施例中的JTOX虛擬接地陣列的設計。JTOX虛擬接地陣列提供在存儲器陣列中使用SONONOS存儲單元的替代性實施。在一示例性實施例中，JTOX結構及虛擬接地陣列間其差別是JTOX結構中的元件是由STI方法隔離。一典型布局示例性實施例顯示在圖21a中。圖21b顯示對應的等效電路，其與虛擬接地陣列相同。如上面披露，依據本發明的存儲單元結構適於NOR與NAND型快閃記憶體二者。以下將描述存儲器陣列設計及其操作方法的額外示例性實施例。在不用以下描述的特定結構限制本發明的範疇下，以下將描述依據本發明的存儲器陣列的各種操作方法，用於示例性NAND架構。如上述，可將具有ONO隧道介電質的n通道SONONOS存儲元件用於存儲元件。圖22a及22b顯示NAND陣列架構的示例性實施例。圖23a及23b自兩個不同方向顯示一示例性存儲器陣列設計的斷面圖。在一些示例性實施例中，存儲器陣列的操作方法可包括+FN編程、自收斂重設/擦除及讀取方法。此外，在一些示例性實施例中可包括電路操作方法以避免編程幹擾。除了單塊柵極結構設計外，亦可使用分裂柵極(split-gate)陣列，諸如位於靠近源極/漏極區的兩個電晶體柵極間使用SONONOS元件的NAND陣列。在一些示例性實施例中，分裂柵極設計可調整元件尺寸縮減到F-30納米或更少。此外，可設計上述這些元件以獲得良好的可靠性，以減少或除去浮動柵極間耦合效應，或二者皆達到。如上面披露，SONONOS存儲元件可提供極佳自收斂擦除，其可協助扇區擦除操作及Vt分布控制。再者，緊湊的擦除狀態分布可有利於多電平應用(MLC)。通過將某些設計用作存儲器陣列結構，有效通道長度(Leff)可被擴大，以減少或者消除短通道效應。可設計一些示例性實施例以不使用擴散接面，從而避免在存儲元件製造期間提供淺接面或使用袋狀植入的挑戰。圖l顯示具有SONONOS設計的存儲元件的示例性實施例。此夕卜，表1注釋上述用作不同層的材料及其厚度的示例性實施例。在一些示例性實施例中，可用P+多晶矽柵極來提供較低飽和重設/擦除電壓Vt，其可通過減少柵極注入達到。圖22a及22b顯示一存儲器陣列的示例性實施例，諸如具有依據表1所述具體實施例的存儲單元的SONONOS-NAND陣列，其具有擴散接面。在一示例性實施例中，分離的元件可通過各種隔離技術彼此隔離，例如通過使用淺溝渠隔離(STI)或絕緣物上矽(SOI)的隔離技術。參考圖22a，存儲器陣列可包括多條位線(例如BL1及BL2)，及多條字線(諸如WL1、WLN-1、及WLN)。此外，該陣列可包括源極線電晶體(或源極線選擇電晶體或SLT)及位線電晶體(或位線選擇電晶體或BLT)。如舉例，該陣列中的存儲單元可使用SONONOS設計，並且SLT及BLT可包括n型金屬氧化物半導體場效應電晶體(NMOSFET)。圖22b顯示一存儲器陣列(如NAND陣列)的示例性布局。參考圖22b，Lg是存儲單元的通道長度，並且Ls是存儲元件的各分離線間的空間。此外，W是存儲單元的通道寬度，並且Ws是分離位線或源極/漏極區間的隔離區寬度，其在一示例性實施例可為STI寬度。再次參考圖22a及22b，存儲元件可串聯連接且形成NAND陣列。例如，一串存儲元件可包括16或32個存儲元件，提供16或32的串數目。可使用BLT及SLT作為選擇電晶體以控制對應的NAND串。在一示例性實施例中，用於BLT及SLT的柵極介電質可為不包括氮化矽陷獲層的氧化矽層。此組合方式在一些示例性實施例中(雖然在所有情況中不一定需要)可避免在存儲器陣列操作期間BLT和SLT的可能Vt偏移。另一選擇是BLT及SLT可將多層ONONO層的結合用作其柵極介電層。在一些示例性實施例中，施加於BLT及SLT的柵極電壓可能小於10V，其可能造成較少的柵極幹擾。若BLT及SLT的柵極介電層可能被充電或陷獲電荷時，額外的-Vg擦除可施加於BLT或SLT的柵極，以使其柵極介電層放電。再參考圖22a，各BLT可與位線(BL)耦合。在一示例性實施例中，BL可為具有與STI相同或近似相同間距的金屬線。同樣地，各SLT連接至源極線(SL)。源極線與WL平行且連接至用於讀取感測的感測放大器。源極線可為金屬(例如鎢)，或多晶矽線，或擴散N"摻雜線。圖23a顯示一示例性存儲器陣列(如SONONOS-NAND存儲器陣列)沿通道長度方向的斷面圖。通常，Lg及Ls近似等於F，其一般表示元件(或節點)的關鍵尺寸。關鍵尺寸可隨著用於製造的技術而變化。例如，F-50納米代表使用50納米節點。圖23b顯示示例性存儲器陣列(如SONONOS-NAND存儲器陣列)沿通道寬度方向的斷面圖。參考圖23b，通道寬度方向的間距近似等於或稍大於通道長度方向中的間距。因此，存儲單元的尺寸是近似4F2/單元。在製造存儲器陣列(諸如上述披露陣列)的示例性實施例中，上述這些過程可能有關僅使用兩個主要掩膜或光刻蝕刻過程，諸如其一用於多晶矽(字線)且另一用於STI(位線)。反之，NAND型浮動柵極元件的製造可能需要至少兩個多晶矽處理及另一多晶矽ONO間處理。因此，所披露元件的結構及工藝可比上述這些NAND型浮動柵極存儲器更簡單。參考圖23a，在一示例性實施例中，字線(WL)間的空間(Ls)可形成有淺接面(如N+摻雜區的淺接面)，其可作為存儲元件的源極或漏極區。如圖23a中顯示，可實行額外植入及/或擴散過程(例如斜角的袋狀植入)，以提供鄰近一個或多個淺接面區的接面的一個或多個"袋狀"區或袋狀延伸。在一些示例性實施例中，此組合方式可提供較佳的元件特徵。在其中STI是用於隔離分離存儲元件的示例性實施例中，STI區的溝渠深度可大於p井中的空泛寬度，尤其是當所用的接面偏壓被提高得更高時。例如，接面偏壓可高達7V，用於對禁止的位線(編程期間未選擇的位線)編程。在一示例性實施例中，STI區的深度可在200至400納米的範圍中。在存儲器陣列製成後，可在存儲器陣列的其它操作前先執行重設操作以使Vt分布緊湊。圖24a顯示此操作的示例性實施例。在一示例性實施例中，在其它操作開始前，首先可施加VG約等於-7V且P井二+8V以重設陣列(VG和P井的電壓降可分到柵極電壓進入各WL和p井中)。在RESET期間，BL可浮動，或提高到與p井相同的電壓。如圖24b中顯示，重設操作可提供極佳自收斂性質。在一示例性實施例中，即使一開始將SONONOS元件充電至各種Vt，此重設操作可使其"緊湊"至重設/擦除狀態。在一示例性實施例中，重設時間約100毫秒。在該示例性實施例中，存儲器陣列可使用具有ONONO=l5/20/18/70/90埃的n通道SONONOS元件，其具有Lg/W=0.22/0.16微米的^T多晶矽柵極。一般而言，傳統浮動柵極元件無法提供自收斂擦除。反之，SONONOS元件可用收斂重設/擦除方法操作。在一些示例性實施例中，因為初始Vt分布通常由於特定工藝問題(諸如過程不一致性或等離子充電效應)而在相當廣的範圍中，此操作可能變得十分重要。示例性自收斂"重設"可協助使存儲元件的初始Vt分布範圍緊湊或變窄。在編程操作的示例性實施例中，已選定的WL可用高電壓施加(例如約+16V至+20V的電壓)，以引發通道+FN注入。其它PASS柵極(其它未選定WL)可加以開啟以在NAND串中引發反轉層。+編程在一些示例性實施例中可為低功率方法。在一示例性實施例中，平行編程方法諸如以4K字節單元平行頁面編程，可使編程通量快速增加至大於10MB/sec，同時總電流消耗可控制在lmA內。在一些示例性實施例中，為避免在其它BL中的編程幹擾，高電壓(如約7V的電壓)可施加於其它BL，以使反轉層電位提高至更高以抑制在未選定BL(例如圖25中單元B)中的電壓降。在讀取操作的示例性實施例中，已選定WL可提高至在擦除狀態電平(EV)及編程狀態電平(PV)間的電壓。其它WL可作為"PASS柵極"，以使其柵極電壓可提高至高於PV的電壓。在一些示例性實施例中，擦除操作可與上述重設操作類似，其可允許自收斂至相同或類似重設Vt。圖25顯示操作存儲器陣列的示例性實施例。編程可包括通道+FN電子注入進入SONONOS氮化物陷獲層。一些示例性實施例可包括施加Vg約等於+18V至己選定的WLN-1，且施加VG約等於+10V至其它WL以及BLT。SLT可關閉以避免在單元B中的通道熱電子注入。在此示例性實施例中，因為在NAND串中的所有電晶體被開啟，此反轉層穿過上述這些串。此外，因為BL1接地，BL1中的反轉層具有零電位。另一方面，其它BL提高至高電位(如約+7V的電壓)，以使其它BL的反轉層的電位較高。尤其是對於單元A(其是選定編程的單元)，電壓降是約+18V，故造成+FN注入。並且Vt可提高到PV。至於單元B，電壓降是+llV，造成少許多的+FN注入，因為FN注入對Vg敏感。至於單元C，僅施加+10V，造成沒有或可忽略的+FN注入。在一些示例性實施例中，編程操作不限於已說明的技術。換句話說，可應用其它適當編程抑制技術。圖24a、26及27進一步顯示陣列操作的一些示例性實施例，且顯示一些示例性實施例的耐久及保持性質。如舉例，在一些操作循環後的元件退化可保持極小。圖24a顯示示例性擦除操作，其可與重設操作類似。在一示例性實施例中，擦除由扇區或區塊執行。如上面披露，上述這些存儲元件可具有良好的自收斂擦除性質。在一些示例性實施例中，擦除飽和Vt可取決於Vg。例如，較高的Vg可造成較高的飽和Vt。如圖26中所示，收斂時間可約10到IOO毫秒。圖27顯示讀取操作的示例性實施例。在一示例性實施例中，讀取可通過施加在擦除狀態Vt(EV)及編程狀態Vt(PV)間的柵極電壓而執行。例如，柵極電壓可為約5V。另一方面，其它WL及BLT和SLT用更高的柵極電壓(如約+9V)施加，以開啟所有其它存儲單元。在一示例性實施例中，若單元A的Vt比5V高，讀取電流可能極小(O.luA)。若單元A的Vt比5V低，讀取電流可能較高(X).luA)。結果，可識別存儲器狀態(即己儲存的信息)。在一些示例性實施例中，用於其它WL的通過柵極電壓應高於高Vt狀態或編程狀態Vt，但不要太高以免觸發柵極幹擾。在一示例性實施例中，PASS電壓在約7至10V的範圍內。BL處的施加電壓可為約IV。儘管較大讀取電壓可引發更多電流，但讀取幹擾在一些示例性實施例可能變得更明顯。在一些示例性實施例中，感測放大器可放在源極線(源極感測)上或位線上(漏極感測)。NAND串的一些示例性實施例可具有每串8、16或32個存儲元件。一較大的NAND串可節省更多額外負擔且增加陣列效率。然而，在一些示例性實施例中，讀取電流可能較小且幹擾可能變得更明顯。因此，應基於各種設計、製造及操作因子選擇NAND串的適當數目。圖28顯示某些示例性元件的循環耐久性。參考圖28，可實行具有+FN編程及-FN擦除的P/E循環，並且結果顯示良好的耐久特徵。在此示例性實施例中，擦除條件是Vg約等於-16V達IO毫秒。在一些示例性實施例中，僅需要單次擦除並且並不必要狀態的驗證。存儲器Vt窗口良好而無退化。圖29a及29b顯示使用不同標度的示例性存儲元件的IV特徵。尤其是圖29a中顯示元件的小擺動退化，並且圖29b顯示元件的小跨導退化。圖30顯示一示例性SONONOS元件的保持特徵。參考圖30，通過對於在10K循環後且在室溫離開200小時後的元件具有少於100mV的電荷損失而提供良好保持。圖30亦顯示在高溫處的可接受電荷損失。在一些示例性實施例中，分裂柵極設計(例如分裂柵極SONONOS-NAND設計)可用來達到存儲器陣列的更進一步按比例縮小。圖31顯示使用此設計的示例性實施例。參考圖31，可縮小各字線間、或共享相同位線的兩相鄰存儲元件間的空間(Ls)。在一示例性實施例中，Ls可縮小到約30納米或更少。如示例性實施例中，使用分裂柵極設計的存儲元件沿相同位線可能僅共享源極區或漏極區。換句話說，對於一些存儲元件而言，分裂柵極SONONOS-NAND陣列可不使用擴散區或接面(例如N^參雜區)。在一示例性實施例中，該設計亦可減少或免除淺接面及鄰近"袋狀"的需要，其在一些示例性實施例中可能涉及更複雜的工藝。此外，在一些示例性實施例中，該設計較少受短通道效應的影響，因為已增加通道長度，諸如在一示例性實施例中增加到Lg=2F-Ls。圖32顯示一使用分裂柵極設計的存儲器陣列的示例性工藝。該示意圖僅是示例性實施例，並且該存儲器陣列可以各種不同方法設計及製造。參考圖32，在形成用於提供存儲元件的多層材料後，可使用氧化矽結構作為形成於上述這些層上的硬掩膜將上述這些層圖案化。例如，可通過光刻及蝕刻過程以界定上述這些氧化矽區。在一示例性實施例中，用於界定初始氧化矽區的圖案可具有約F的寬度且氧化矽區間的空間約F，產生約2F的間距。在圖案化初始氧化矽區後，氧化矽間隔件可接著形成，以圍繞已圖案化區而擴大各氧化矽區且窄化其間距。再次參考圖32，在形成氧化矽區後，它們被用作硬掩膜以界定或圖案化其底層以提供一個或多個存儲元件，如同多個NAND串。此外，絕緣材料(例如氧化矽)可用來填充相鄰存儲元件間的空間，例如圖32顯示的空間Ls。在一示例性實施例中，沿相同位線的相鄰存儲元件間的空間Ls可在約15納米到約30納米的範圍中。如上述，在此示例性實施例中，有效通道長度可擴大到2F-Ls。在一示例性實施例中，若F是約30納米且Ls是約15納米，則Leff是約45納米。對於上述這些示例性存儲元件的操作，柵極電壓可減少到15V以下。此外，字線間的多晶矽間電壓降可經設計成不大於7V，以避免在Ls空間中的間隔件崩潰。在一示例性實施例中，此可通過在相鄰字線間具有少於5MV/cm的電場而達到。用於公知NAND浮動柵極元件的擴散接面的Leff是其柵極長度的大約一半。相反地，在一示例性實施例中，若F是約50納米並且Leff是約30納米，Leff是所建議設計(分裂柵極NAND)的大約80納米。更長的Leff可通過減少或免除短通道效應的影響而提供更佳的元件特徵。如上述，分裂柵極的NAND設計可進一步縮小相同位線的相鄰存儲單元間的空間(Ls)。反之，傳統NAND型浮動柵極的元件可能不提供小間距，因為浮動柵極間耦合效應可能失去存儲器窗口。當相鄰浮動柵極間的耦合電容高時，浮動柵極間耦合是相鄰存儲單元間的幹擾(浮動柵極間的空間小，以使相鄰浮動柵極間的耦合電容極高，使得讀取幹擾發生)。如上面披露，該設計可消除製造一些擴散接面的需要，並且若開啟所有字線則反轉層可直接連接。因此，該設計可簡化存儲元件的工藝。如舉例，上述包括結構化設計、陣列設計及存儲元件操作的一些示例性實施例，可提供符合需求的陣列尺寸、優良可靠性、優良性能或其任何的結合。所述的一些示例性實施例亦可應用於按尺寸縮小非易失性快閃記憶體的尺寸，例如NAND快閃記憶體及用於數據應用的快閃記憶體。某些示例性實施例可提供具有均勻及自收斂通道空穴穿隧擦除的SONONOS元件。某些示例性實施例亦可提供存儲元件的良好耐久且減少難以擦除或過擦除的問題。同樣地，可提供良好的元件特徵，諸如在P/E循環後的小退化以及優良的電荷保持。可提供存儲器陣列內的元件一致性而不會具有不穩定的位或單元。再者，一些示例性實施例可通過分裂柵極NAND設計提供良好的短通道元件特徵，其可在存儲元件操作期間提供更好的感測裕度。有關本發明的較佳具體實施例的上面披露內容，是供示例及說明的目的。並非毫無遺漏或欲限制本發明為所披露的精確形式。所屬
技術領域：
的技術人員應即了解可對上述各項具體實施例進行變化，而不致悖離其廣義的發明性概念。因此，應了解本發明並不限於上面披露的特定具體實施例，而是為涵蓋歸屬如權利要求所定義的本發明精神及範圍內的修飾。權利要求1.一種集成電路存儲單元，包括半導體本體；多個柵極，依序排列於該半導體本體上，該些柵極包括第一順位柵極及最後順位柵極，該些柵極以多個絕緣材料相互隔絕；以及電荷儲存結構，設置於該半導體本體上，該電荷儲存結構的電荷陷獲介電位置位於一個以上的該些柵極之下，該電荷儲存結構包括多層隧道介電結構、電荷儲存層及勢壘層，該多層隧道介電結構設置於半導體本體之上，該多層隧道介電結構包括底介電層、中間介電層及上介電層，該底介電層鄰近於該半導體本體，該底介電層的厚度低於2納米且具有空穴穿遂勢壘高度，該中間介電層具有空穴穿遂勢壘高度，該中間介電層的該空穴穿遂勢壘高度低於該底介電層的該空穴穿遂勢壘高度，該中間介電層的厚度小於3納米，該上介電層具有空穴穿遂勢壘高度，該上介電層的該空穴穿遂勢壘高度高於該中間介電層的該空穴穿遂勢壘高度，該上介電層的厚度小於3納米，該電荷儲存層設置於該多層隧道介電結構之上，該勢壘層設置於該電荷儲存層之上；其中，該半導體本體包括連續的多柵極通道區，該多柵極通道區位於該些柵極之下2.根據權利要求1所述的存儲單元，其特徵在於該電荷陷獲介電位置位於所有該些柵極之下。3.根據權利要求1所述的存儲單元，其特徵在於該些柵極包括兩個以上柵極，該電荷儲存結構的電荷陷獲介電位置位於兩個以上的該些柵極之下4.根據權利要求1所述的存儲單元，其特徵在於隔絕該些柵極的該些絕緣材料的厚度小於30納米。5.根據權利要求1所述的存儲單元，其特徵在於電荷儲存結構用以陷獲電荷於電荷陷獲介電位置，該電荷陷獲介電位置位於該些柵極中的一個之下，以使目標臨界電壓建立於高臨界狀態；並且其中該隧道介電結構用以注入FowlerNordheim空穴至該電荷儲存層。6.根據權利要求1所述的存儲單元，其特徵在於該些柵極包括功函數功能大於N型多晶矽的材質。7.根據權利要求5所述的存儲單元，其特徵在於該底介電層的厚度小於該中間介電層的厚度。8.根據權利要求5所述的存儲單元，其特徵在於該中間介電層的厚度使得在FowlerNordheim空穴穿遂期間所施加的電場足以消除該中間介電層及該上介電層的空穴穿遂勢壘。9.根據權利要求5所述的存儲單元，其特徵在於該底介電層包含氧化矽，該中間介電層包含氮化矽，該上介電層包含氧化矽，該電荷儲存層包含氮化矽，且該勢壘層包含氧化矽。10.根據權利要求1所述的存儲單元，其特徵在於該電荷儲存層包括電荷陷獲介電層，該電荷陷獲介電層設置於該上介電層上，該電荷陷獲介電層的電荷穿遂勢壘高度小於該上介電層的空穴穿遂勢壘高度，且該電荷陷獲介電層的厚度大於5納米；該勢壘層包括一勢壘介電層，該勢壘介電層設置於該電荷儲存層上，該勢壘介電層之空穴穿遂勢壘高度大於該電荷陷獲介電層之空穴穿遂勢壘高度，該勢壘介電層之厚度大於5納米。11.根據權利要求1所述的存儲單元，其特徵在於該底介電層的厚度小於或等於18埃。12.根據權利要求1所述的存儲單元，其特徵在於該中間介電層的厚度大於該底介電層的厚度。13.根據權利要求IO所述的存儲單元，其特徵在於該電荷陷獲介電層的厚度介於50埃至100埃之間。14.根據權利要求IO所述的存儲單元，其特徵在於該勢壘介電層的厚度介於50埃至120埃之間。15.根據權利要求1所述的存儲單元，其特徵在於該底介電層包含氧化矽，該中間介電層包含氮化矽，且該上介電層包含氧化矽。16.根據權利要求10所述的存儲單元，其特徵在於包括多個偏壓結構，該多個偏壓結構用以施加小於或等於20伏特的負電壓於這些柵極中的一個及該多柵極通道區，用以注入FN空穴。17.—種能隙工程電荷陷獲介電非易失性存儲單元，包括半導體基板，包括第一己摻雜區域及第二已摻雜區域，該第一已摻雜區域及該第二已摻雜區域通過信道區所區隔；多個柵極，依序排列於該半導體基板上，並位於該通道區上，該些柵極包括第一順位柵極及最後順位柵極，該些柵極以多個絕緣材料相互隔絕；隧道介電結構，設置於該通道區上並設置於該些柵極之下，該隧道介電結構包括底氧化矽層、中間氮化矽層及上氧化矽層，該氧化矽層的厚度小於20埃，該中間氮化矽層設置於該底氧化矽層上，該中間氮化矽層的厚度小於或等於30埃，該上氧化矽層設置於該中間氮化矽層上，該上氧化矽層的厚度小於或等於30埃；電荷陷獲氮化矽層，設置於該上氧化矽層上，該電荷陷獲氮化矽層的厚度大於或等於5埃；以及勢壘氧化矽層，設置於該電荷陷獲氮化矽層上，該勢壘氧化矽層的厚度大於或等於50埃。全文摘要本發明披露集成電路存儲單元及非易失性存儲單元，上述這些存儲單元包含半導體基板，其具有設置於該基板的表面下且由通道區分離的源極區及漏極區；隧道介電結構，其設置於該通道區上，該隧道介電結構包含具有小空穴穿隧勢壘高度的至少一層；電荷儲存層，其設置於該隧道介電結構上；絕緣層，其設置於該電荷儲存層上；及柵極電極，其設置於該絕緣層上。文檔編號H01L27/115GK101604706SQ20091000693公開日2009年12月16日申請日期2006年1月4日優先權日2005年1月3日發明者呂函庭申請人:旺宏電子股份有限公司