嵌入式內存測試平臺裝置及其測試方法
2023-06-06 04:37:46 1
專利名稱：嵌入式內存測試平臺裝置及其測試方法
技術領域：
本發明涉及一種測試平臺裝置及其測試方法，尤指應用於一具有一嵌入式內存的系統整合單晶片上的測試平臺裝置及其測試方法。
而為能確保完成後的控制晶片可正常運作，必須再經過一測試程序來進行驗證。然而，由於製造過程安排原因，嵌入式內存通常會被埋在晶片內部，因此不易直接進行測試。故一般常用的測試程序是由一集成電路測試設備(ICtester)所完成，其主要是提供大量的晶片進行快速且有效率的驗證動作，而此驗證動作便包括有分別對邏輯控制電路以及嵌入式內存所進行的測試程序。
但由於系統整合單晶片的工作環境較為特殊，嵌入式內存與切換動作頻繁且高溫的邏輯控制電路整合在同一晶片上，有別於一般設置在獨立晶片上的內存電路所具有的良好工作環境，再以網絡交換器控制晶片為例，單獨對其嵌入式內存進行測試的結果以及對邏輯控制電路以及嵌入式內存兩者一同進行測試所得的結果常有不同的結果。因此，嵌入式內存設計者必須對應一旁的邏輯控制電路因切換動作頻繁且散發高熱所可能產生的幹擾與影響，而來調整該嵌入式內存電路的相關設計，方能使其正常運作。而從另一角度來看，每一個功能與動作都迥然不同的邏輯控制電路，對於嵌入式內存都有不同的影響。所以，具有嵌入式內存的系統整合單晶片在製造完成的初期，通常都需要經過一段測試與修改設計的往返流程，方能將該嵌入式內存電路的設計調整妥當。但在利用常用集成電路測試設備(IC tester)來執行上述測試與修改設計的往返過程時，需費時地另行編譯出測試樣本(test patterns)。且靜態隨機存取內存的設計者相對提供的測試算法(test algorithms)，並無法提供對嵌入式內存作全面性的嚴格測試，使得許多種可能的錯誤樣本(failure patterns)無法進行檢測且被記錄下來，進而使其測試與檢錯程序將因耗費過長時間而延誤出貨時間，造成重大損失。
追究其因，是在常用集成電路測試設備(IC tester)上所執行的測試程序與其硬體所能提供的功能，都非以檢錯(debug)為目的所發展的測試軟體與硬體，因此無法有效率地完成系統整合單晶片所需的檢錯(debug)程序，而如何發展出一適當且有效率的測試平臺與檢錯方法，進而改善上述常用技術手段的缺陷，為本發明的主要目的。
較佳者，該測試平臺裝置還包括一電路板，其供該受測集成電路插座、該參考集成電路插座、以及該測試控制電路設置其上，以及一個人計算機，其電連接於該測試控制電路，於該讀寫測試動作停止時，讀入該測試控制電路所輸出該嵌入式內存發生錯誤的相關數據，並予以記錄下來。其中，該個人計算機可通過一整合電子式驅動接口(IDE)與該測試控制電路進行連接。
舉例而言，該測試控制電路由一可立即編程的邏輯門陣列(FPGA)所完成。
在一實施例中，該受測集成電路插座的規格符合插置一具有靜態隨機存取內存直接存取模式(SRAM direct access mode)的網絡交換器控制晶片。此時，該參考集成電路插座的規格較佳符合插置一獨立設置的靜態隨機存取內存直接存取模式的內存。特別是，該獨立設置的靜態隨機存取內存直接存取模式的內存與該網絡交換器控制晶片的靜態隨機存取內存直接存取模式的內存容量相當。
根據上述構想，其中該測試控制電路包括有一緩存器組，其儲存有高低兩門限值a、b；一寫入數據隨機數字產生器，其隨機產生一數字R做為寫入數據；一地址數據隨機數字產生器，其隨機產生一地址數據；以及一命令隨機產生器，耦接至該緩存器組與該寫入數據隨機數字產生器，其於隨機產生的數字R大於等於a時，根據隨機產生所產生的該地址數據進行寫入動作(write)，而當隨機產生的數字R介於a、b之間時進行讀取動作(read)，而當隨機產生的數字R小於等於b時處於待機狀態(no-operation)。
本發明另一目的在於公開一種測試平臺裝置，用以對一系統整合單晶片上的一嵌入式內存進行測試，該裝置包括有一參考用內存電路、一受測集成電路插座、以及一測試控制電路。其中，該參考用內存電路具有第一特定的內存規格。該受測集成電路插座供一受測的系統整合單晶片插置其上，該受測的系統整合單晶片具有第二特定的內存規格的嵌入式內存，且該第二特定的內存規格的存儲器操作行為均可由該第一特定的內存規格的內存達成，換言之，該參考用內存電路的容量最好大於或等於該待測的系統整合單晶片集成電路中嵌入式內存容量，且操作行為與該嵌入式內存一致，甚至規格更佳者，最好為已完成測試驗證的獨立設置的內存集成電路。該測試控制電路電連接於該受測集成電路插座與該參考用內存電路，其對該系統整合單晶片中的嵌入式內存與該獨立設置的內存集成電路寫入可互相比對的數據，再予讀出，當所讀出的數據發生不一致狀況時，停止該寫入與讀出動作，並產生該嵌入式內存發生錯誤的相關數據報告。
例如，該參考用內存電路可為一獨立設置的具有靜態隨機存取內存直接存取模式的內存裝置。此時，該系統整合單晶片較佳為一具有靜態隨機存取內存直接存取模式的嵌入式內存的系統整合單晶片，例如網絡交換器控制晶片。
其中，該測試控制電路較佳對該嵌入式內存與該獨立設置的參考用內存電路同時寫入完全相同的數據。
本發明還一目的在於提供一種內存測試方法，用以對一系統整合單晶片上的一嵌入式內存進行測試。首先，提供一具有受測嵌入式內存的系統整合單晶片，並提供一獨立設置的內存集成電路，其操作行為涵蓋該受測嵌入式內存所可達成者。接著，對該受測嵌入式內存與該獨立設置的內存集成電路寫入可互相比對的數據，再予讀出，當所讀出的數據發生不一致狀況時，停止該寫入與讀出動作，並產生該嵌入式內存發生錯誤的相關數據報告。較佳者，對該嵌入式內存發生錯誤的相關數據進行後續的記錄與分析步驟。
該獨立設置的內存集成電路的容量大於或等於該嵌入式內存的容量。例如，當該系統整合單晶片為一具有靜態隨機存取內存直接存取模式的網絡交換器控制晶片時，所提供的該獨立設置的內存集成電路較佳為一具有相同操作行為而容量不小於前述內存的靜態隨機存取內存直接存取模式的內存裝置。
該可互相比對的數據為同時寫入的完全相同的數據。
該相關數據報告的產生方法包括下列步驟讀取的前五個周期的記錄；讀取包括錯誤數據的欄位中的另三個字組；以及讀取相鄰欄位的兩相鄰字組。
各組件列示如下
具體實施方式
請參見圖2，本發明針對常用手段缺陷所發展出來的檢錯測試平臺的較佳實施例功能方塊示意圖，其主要包括一受測集成電路插座(IC socket)20、一獨立設置的內存集成電路21以及一測試控制電路22，可共同建構於一電路板2的上。其中該受測集成電路插座20提供一待測的系統整合單晶片集成電路插置，而該獨立設置的內存集成電路21選擇一容量大於或等於該待測的系統整合單晶片集成電路中嵌入式內存容量，操作行為與該嵌入式內存一致，甚或是規格更佳者，而且已完成測試驗證的獨立設置的內存集成電路。至於該測試控制電路22耦接至該受測集成電路插座20以及該獨立設置的內存集成電路21。
而該測試控制電路22主要被設計來執行下列工作同時對插置於該受測集成電路插座20上的待測的系統整合單晶片集成電路以及該獨立設置的內存集成電路21進行相同地址且相同數據的寫入動作，並隨後對先前寫入數據的地址處讀出該筆數據並加以比較，並當比較結果有不一致的情況發生時，即判斷為有錯誤產生而停止後續的動作，並立刻發出一中斷信號至一個人計算機23，而個人計算機23上所執行的程序便對應該中斷信號的觸發而開始進行數據擷取與儲存的動作，其主要將待測的系統整合單晶片集成電路中錯誤產生點與其先前數個指令以及該錯誤數據所在地址的可能相關聯的數個地址(例如前後數個地址)及其中的數據都加載至個人計算機23中儲存，並於儲存完畢後再繼續執行後續的測試動作。如此一來，個人計算機23將可持續搜集到導致錯誤發生的讀寫動作與錯誤發生的內存地址等相關數據，進而能提供給嵌入式內存設計者參考以進行設計的修正。
為使該測試控制電路22的功能與設計更具靈活性，可利用可立即編程的邏輯門陣列/高複雜度可編程邏輯組件(Field Programmable Gate Array/Complex Programmable Logic Device，FPGA/CPLD)來完成。以下以一網絡交換器控制晶片為例進行實例說明
待測的網絡交換器控制晶片(下稱交換器晶片)主要包括一邏輯控制電路以及向另一矽智產組件(IP)公司購買的嵌入式內存電路，而應用在高速網絡交換器的嵌入式內存通常為一零總線轉換時間靜態隨機存取內存(ZBT-SRAM，Zero Bus Turnaround Static Random Access Memory)。因此，獨立設置的內存集成電路21則需選用通過驗證而已市售且容量大於或等於該嵌入式內存的零總線轉換時間靜態隨機存取內存晶片(ZBT-SRAM Chip)。至於測試控制電路22可自行設計，或選用現成的測試裝置，如美商智霖(Xilinx)所供應的可編程邏輯門陣列(Field Programmable Gate Array，FPGA)來完成。該測試控制電路22與該受測集成電路插座20間的傳輸信道24包括32位數據信號傳輸線、14位地址信號傳輸線、一讀取信號線、一寫入信號線、一重置信號線以及一時鐘信號線。另外，該測試控制電路22與該內存集成電路21間的傳輸信道25包括32位數據信號傳輸線、14位地址信號傳輸線、一讀取信號線、一寫入信號線、一重置信號線以及一時鐘信號線。而該測試控制電路22連接至該個人計算機23的傳輸信道26則可用一8位整合電子式驅動接口(8-bitIDE)來完成。
為能隨機產生32位的寫入數據與14位的地址數據，該測試控制電路22中設有一32位的隨機數字產生器(random number generator)所完成的寫入數據隨機數字產生器221以及一14位的隨機數字產生器222所完成的地址數據隨機數字產生器222。該測試控制電路22中還包括內部緩存器組223(internal registers)與命令隨機產生器224，而內部緩存器組223用以儲存下列功能參數(a)發動/解除重置信號(asserting/de-asserting reset signal)至交換器晶片的緩存器。
(b)發動/解除重置信號至零總線轉換時間靜態隨機存取內存(asserting/de-asserting reset signal to ZBT SRAM)的緩存器。
(c)輸出靜態隨機存取內存時鐘頻率選擇信號(outputting SRAM clockfrequency select signal)的緩存器。
(d)靜態隨機存取內存間接存取緩存器(SRAM indirect accessregisters)。
(e)隨機數字產生器的種子緩存器(random number generator seedregisters)。
(f)激活測試機臺(kick off grinder)的觸發緩存器。
(g)清除交換器晶片中靜態隨機存取內存(clear switch chip’s SRAM)的觸發緩存器。
(h)清除零總線轉換時間靜態隨機存取內存(clear ZBT SRAM)的觸發緩存器。
(i)選擇讀/寫/待機指令的可能性的兩門限值緩存器(two thresholdregisters to select the possibility of read/write/idle commands)。
(j)觸發軟體重置(triggering software reset)的緩存器。
(k)記錄前四周期的動作以及目前周期的指令/地址/錯誤數據的五組緩存器(5 sets of registers to record the four previous cycle’s operationsand the current cycle’s command/address/failed data)。
其中選擇讀/寫/待機指令的可能性的兩門限值緩存器供測試者填入高低兩門限值a、b，當隨機產生的32位數字R大於等於a時，命令隨機產生器224即進行寫入動作(write)，當隨機產生的32位數字R介於a、b之間時，命令隨機產生器224即進行讀取動作(read)，而當隨機產生的32位數字R小於等於b時，命令隨機產生器224即處於待機狀態(no-operation)。
至於在個人計算機23上所執行的軟體程序則包括下列動作(a)軟體重置以可立即編程的邏輯門陣列所完成的測試控制電路(software reset FPGA)。
(b)將隨機種子加載隨機數字產生器(load random seeds to randomnumber generators)。
(c)設定讀/寫/待機指令的可能性所需的門限值(set thresholds forpossibility of read/write/idle commands)。
(d)選擇靜態隨機存取內存時鐘輸出(select SRAM clock output)。
(e)重置待測的交換器晶片(reset switch chip)。
(f)重置零總線轉換時間靜態隨機存取內存(reset ZBT SRAM)。
(g)選擇待測的交換器晶片中哪32位進行測試(select which 32 bits ofswitch chip for test)。
(h)同時清除交換器晶片中靜態隨機存取內存與零總線轉換時間靜態隨機存取內存(clear both switch chip’s SRAM and ZBT SRAM)。
(i)激活測試機臺(kick off grinder)。
(j)等待來自以可立即編程的邏輯門陣列所完成的測試控制電路的中斷信號(wait interrupt signal from FPGA)。
(k)當自該測試控制電路收到中斷信號時執行下列動作(k1)讀取的前五個周期的記錄(read history 5 cycles log)；(k2)讀取包括錯誤的32位數據的512位欄位中的另三個字組(read theother 3 words in 512-bit column containing the failed 32-bit data)；(k3)讀取相鄰欄位的兩相鄰字組(read the two neighboring words inneighboring columns)；(k4)清除交換器晶片的內嵌靜態隨機存取內存與零總線轉換時間靜態隨機存取內存中不一致的字組(clear the inconsistent word in switch chip’sSRAM and ZBT SRAM)；以及(k5)激活測試機臺以繼續進行測試(kick off grinder to continue)。
由於獨立設置的內存集成電路21選用通過驗證而已市售且容量大於或等於該嵌入式內存的零總線轉換時間靜態隨機存取內存晶片(ZBT-SRAM Chip)，因此當由交換器晶片的內嵌靜態隨機存取內存與零總線轉換時間靜態隨機存取內存中所讀出的字組產生不一致的情況時，便可確定為該內嵌靜態隨機存取內存的錯誤，此時，在個人計算機23上所執行的軟體程序便可經由整合電子式驅動接口(IDE)，而觸發測試控制電路22將該內嵌靜態隨機存取內存中的相關數據製作成測試報告(test report)。如此一來，系統整合單晶片的設計者便可利用本發明快速地進行檢錯，並可將所獲得的測試數據提供給內嵌內存的設計者進行參考，有效改善常用測試手段過於花費時間與金錢的缺陷，進而達成本發明的主要目的。而本發明的技術手段尚可對內嵌靜態隨機存取內存進行以周期為基底的讀寫測試(cycle based read/write test)，而於找出特定的錯誤模式(failure patterns)後，又可進一步改寫以可立即編程的邏輯門陣列所完成的測試控制電路來改變測試算法(test algorithm)，因此可被廣泛地運用於各式具有內嵌內存的系統整合單晶片上。
故本領域的普通技術人員，在不脫離本發明的精神和範圍內，所做的等效更動與潤飾，都屬於本發明的保護範圍。
權利要求
1.一種嵌入式內存測試平臺裝置，用以對一系統整合單晶片上的一嵌入式內存進行測試，其特徵在於，該裝置包括有一受測集成電路插座，供該系統整合單晶片插置其上；一參考集成電路插座，供一獨立設置的內存裝置插置其上；以及一測試控制電路，電連接於該受測集成電路插座與該參考集成電路插座，其對該系統整合單晶片中的嵌入式內存與該獨立設置的內存集成電路進行相同的讀寫測試動作，並當所讀出的數據發生不一致狀況時，停止讀寫測試動作，並產生該嵌入式內存發生錯誤的一相關數據報告。
2.如權利要求1所述的嵌入式內存測試平臺裝置，其特徵在於，還包括一電路板，其供該受測集成電路插座、該參考集成電路插座以及該測試控制電路設置其上；一個人計算機，其電連接於該測試控制電路，於該讀寫測試動作停止時，讀入該測試控制電路所輸出該嵌入式內存發生錯誤的相關數據，並予以記錄下來，且該個人計算機與該測試控制電路通過一整合電子式驅動接口(IDE)進行連接。
3.如權利要求1所述的嵌入式內存測試平臺裝置，其特徵在於，該測試控制電路由一可立即編程的邏輯門陣列(FPGA)所完成，而該受測集成電路插座的規格符合插置一具有靜態隨機存取內存直接存取模式(SRAM dircctaccess mode)的網絡交換器控制晶片，至於該參考集成電路插座的規格符合插置一獨立設置的靜態隨機存取內存直接存取模式的內存。
4.如權利要求3所述的嵌入式內存測試平臺裝置，其特徵在於，該獨立設置的靜態隨機存取內存直接存取模式的內存與該網絡交換器控制晶片的靜態隨機存取內存直接存取模式的內存容量相當。
5.如權利要求1所述的嵌入式內存測試平臺裝置，其特徵在於，該測試控制電路包括有一緩存器組，其儲存有高低兩門限值a、b；一寫入數據隨機數字產生器，其隨機產生一數字R做為寫入數據；一地址數據隨機數字產生器，其隨機產生一地址數據；以及一命令隨機產生器，耦接至該緩存器組與該寫入數據隨機數字產生器，於隨機產生的數字R大於等於a時，根據隨機產生所產生的該地址數據進行寫入動作(write)，而當隨機產生的數字R介於a、b之間時進行讀取動作(read)，而當隨機產生的數字R小於等於b時處於待機狀態(no-operation)。
6.一種嵌入式內存測試平臺裝置，用以對一系統整合單晶片上的一嵌入式內存進行測試，其特徵在於，該裝置包括有一參考用內存電路，具有第一特定的內存規格；一受測集成電路插座，其供一受測的系統整合單晶片插置其上，該受測的系統整合單晶片具有第二特定的內存規格的嵌入式內存，且該第二特定的內存規格的存儲器操作行為均可由該第一特定的內存規格的內存達成；以及一測試控制電路，電連接於該受測集成電路插座與該參考用內存電路，其分別對該系統整合單晶片中的嵌入式內存與該獨立設置的內存集成電路寫入至少一筆數據，再予讀出，當所讀出的數據發生不一致狀況時，停止該寫入與讀出動作，並產生該嵌入式內存發生錯誤的相關數據報告。
7.如權利要求6所述的嵌入式內存測試平臺裝置，其特徵在於，該參考用內存電路為一獨立設置的具有靜態隨機存取內存直接存取模式(SRAMdirect access mode)的內存裝置，該系統整合單晶片為一具有靜態隨機存取內存直接存取模式的嵌入式內存的網絡交換器控制晶片，且該嵌入式內存的容量系小於或等於該獨立設置的內存集成電路的容量。
8.如權利要求7所述的嵌入式內存測試平臺裝置，其特徵在於，該測試控制電路對該嵌入式內存與該獨立設置的參考用內存電路同時寫入完全相同的數據。
9.一種嵌入式內存內存測試方法，用以對一受測的一嵌入式內存進行測試，其特徵在於，該方法包括下列步驟提供一獨立設置的內存集成電路，其操作行為涵蓋該受測嵌入式內存所可達成者；以及對該受測嵌入式內存與該獨立設置的內存集成電路寫入至少一筆數據，再予讀出，當所讀出的數據發生不一致狀況時，停止該寫入與讀出動作，並產生該嵌入式內存發生錯誤的一相關數據報告。
10.如權利要求9所述的嵌入式內存內存測試方法，其特徵在於，還包括一記錄與分析該嵌入式內存發生錯誤的相關數據的步驟，而對該受測嵌入式內存與該獨立設置的內存集成電路寫入可互相比對的數據的步驟，同時寫入完全相同的數據至該受測嵌入式內存該獨立設置的內存集成電路內，至於該相關數據報告的產生方法包括下列步驟讀取的前五個周期的記錄；讀取包括錯誤數據的欄位中的另三個字組；以及讀取相鄰欄位的兩相鄰字組。
全文摘要
本發明涉及一種測試平臺裝置及其測試方法，應用於一具有一嵌入式內存的系統整合單晶片上，該裝置包括有一受測集成電路插座，其供該系統整合單晶片插置其上，一參考集成電路插座，其供一獨立設置的內存裝置插置其上，以及一測試控制電路，電連接於該受測集成電路插座與該參考集成電路插座。該測試控制電路對該受測嵌入式內存與該獨立設置的內存集成電路寫入可互相比對的數據，再予讀出，當所讀出的數據發生不一致狀況時，停止該寫入與讀出動作，並產生該嵌入式內存發生錯誤的相關數據報告給一個人計算機，以進行記錄與分析。
文檔編號H01L21/66GK1402323SQ0214156
公開日2003年3月12日 申請日期2002年9月2日 優先權日2002年9月2日
發明者陳任凱, 鄭兆成, 杜銘義, 林鬱如, 曾千書 申請人:威盛電子股份有限公司