Mos電晶體及其製作方法
2023-06-25 23:35:51
專利名稱：Mos電晶體及其製作方法
技術領域：
本發明涉及半導體製造技術領域，特別涉及一種MOS電晶體及其製作方法。
背景技術：
近年來，金屬矽化物(Metallic silicide)源/漏MOSFEI1s逐漸成為最具發展前景的下一代CMOS電晶體技術之一。金屬矽化物源/漏MOSFETs的源區和漏區不同於傳統的CMOS電晶體由半導體襯底的摻雜區形成，而是由金屬矽化物組成。通常，金屬矽化物源 /漏MOSFETs既可以形成於體矽襯底也可以形成於SOI襯底。圖1為一種常見的金屬矽化物源/漏MOSFETs的結構示意圖。電晶體A形成於體矽襯底，電晶體B形成於SOI襯底，兩者均具有多晶金屬矽化物構成的源區和漏區30。對於柵極特徵尺寸較大的金屬矽化物源/漏MOSFETs來說，其源區和漏區的厚度較大或者需要大於一定的關鍵尺寸，例如lOnm，此時形成的金屬矽化物源漏由厚的低阻多晶相組成。隨著超大規模集成電路對高集成度和高性能的需求逐漸提高，電晶體的尺寸不斷縮小，源區和漏區的厚度也隨之降低，當源區和漏區的厚度小於一定的關鍵尺寸，例如 lOnm，此時所形成的金屬矽化物源/漏的電阻將顯著升高。當SOI厚度小於一定厚度時，S. Migita等人表明此時在源漏區形成的正是外延生長的單晶NiSi2，如圖2所示的電子顯微照片，其中，NiSi2外延層生長於Si (111)襯底，厚度不足 IOnm (International Semiconductor DeviceResearch Symposium，2005)。然而問題在於，超薄的金屬矽化物外延層往往是高電阻晶相，將不可避免的源/ 漏寄生電阻的增加，導致器件性能的降低，這一缺陷嚴重限制了金屬矽化物源/漏MOSFETs 未來的發展。
發明內容
本發明解決的問題是如何避免金屬矽化物(Metallic silicide)源/漏MOSFEI1s 的源/漏寄生電阻的增加，導致器件性能的降低。為解決上述問題，本發明提供一種MOS電晶體的製作方法，包括提供半導體襯底，所述半導體襯底上具有柵極和柵極側牆；預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區；對預非晶化後的半導體襯底進行自對準矽化物工藝，從而形成超薄的低阻多晶金屬矽化物作為源區和漏區。所述預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區包括以柵極和柵極側牆為掩膜，對所述半導體襯底進行等離子體轟擊工藝。所述預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區包括以柵極和柵極側牆為掩膜，對所述半導體襯底進行離子注入工藝。所述離子注入工藝的注入離子包括Si，Ge，B，Al，As，F，Cl，S，化和P中的一種或至少兩種的組合。
所述離子注入的能量取決於超薄的低阻多晶金屬矽化物層的厚度。所述對預非晶化後的半導體襯底進行自對準矽化物工藝包括在預非晶化後的半導體襯底上沉積金屬層；進行快速熱退火工藝，形成多晶的金屬矽化物層；去除未反應的金屬層。相應的，還提供一種MOS電晶體，包括半導體襯底；所述半導體襯底上的柵極和柵極側牆；所述柵極側牆兩側的半導體襯底內的源區和漏區；其特徵在於，所述源區和漏區為超薄的低阻多晶金屬矽化物。所述超薄的低阻多晶金屬矽化物的厚度小於或等於lOnm。所述超薄的低阻多晶金屬矽化物的材料包括Ni基，Co基，NiPt基，NiCo基或 NiPtCo基金屬矽化物。所述半導體襯底為體矽襯底或SOI襯底。與現有技術相比，上述技術方案具有以下優點 相對於傳統的金屬矽化物源/漏MOSFETs，本發明實施例的MOS電晶體採用超薄的低阻多晶金屬矽化物作為源區和漏區，比超薄的高阻外延單晶金屬矽化物具有更低的電阻率，能夠有效的避免源/漏寄生電阻的增加，改善器件的性能。本發明實施例中的MOS電晶體的製作方法，通過自對準矽化物工藝前對源漏區的襯底進行預非晶化處理，之後進行自對準矽化物工藝，這樣可以在源漏區形成超薄的低阻多晶金屬矽化物，而不是超薄的高阻外延單晶金屬矽化物，因此能夠有效降低源/漏寄生電阻，明顯改善器件性能。
通過附圖所示，本發明的上述及其它目的、特徵和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。並未刻意按實際尺寸等比例縮放繪製附圖，重點在於示出本發明的主旨。圖1為一種常見的金屬矽化物源/漏MOSFETs的結構示意圖；圖2為一種金屬矽化物源/漏MOSFETs的電子顯微照片；圖3為實施例一中MOS電晶體的結構示意圖；圖4為實施例二中MOS電晶體的製作方法的流程圖；圖5至圖9為實施例二中MOS電晶體的製作方法的示意圖。
具體實施例方式為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便於充分理解本發明，但是本發明還可以採用其他不同於在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。
其次，本發明結合示意圖進行詳細描述，在詳述本發明實施例時，為便於說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的範圍。此外，在實際製作中應包含長度、寬度及深度的三維空間尺寸。正如背景技術部分所述，隨著電晶體的尺寸不斷縮小，金屬矽化物源/漏MOSFETs 的源區和漏區的厚度也隨之降低，發明人經過研究發現，當源漏區或者SOI厚度小於某特定值時，經過自對準矽化物工藝後，所形成的只能是超薄的外延單晶金屬矽化物，而不能形成多晶的金屬矽化物。而超薄的外延單晶金屬矽化物相對於多晶的金屬矽化物來說電阻更高，於是增加了源/漏的寄生電阻從而導致電晶體的性能下降，為此，本發明提供一種MOS 電晶體及其製作方法，通過對源漏區的Si襯底預先預非晶化，經過自對準金屬矽化物工藝後，該電晶體的源區和漏區將形成超薄的低阻多晶金屬矽化物，而不是超薄的高阻外延單晶金屬矽化物，預非晶化，從而改善器件的性能，為金屬矽化物源/漏MOSFETs未來的迅速發展開創了新的局面。以下結合附圖詳細說明所述MOS電晶體的具體實施方式
。實施例一圖3為本實施例中MOS電晶體的結構示意圖，如圖所示，該MOS電晶體為金屬矽化物源/漏MOSFETs，包括半導體襯底100 ；所述半導體襯底100上的柵極101和柵極側牆102，柵極101和半導體襯底100之間具有柵極介質層(圖中未示出)；所述柵極側牆102兩側的半導體襯底內的源區104和漏區105 ；所述源區104和漏區105為超薄的低阻多晶金屬矽化物。其中，所述超薄的低阻多晶金屬矽化物的厚度小於或等於lOnm，也就是說，本發明實施例中「超薄」的含義就是膜層的厚度小於或等於lOnm。超薄的低阻多晶金屬矽化物的材料包括Ni基，Co基，NiPt基，NiCo基，NiPtCo基或金屬矽化物。超薄的低阻多晶金屬矽化物為多晶(polycrystalline)，相對於外延生長的單晶金屬矽化物來說，其電阻更低。例如單晶的NiSi2電阻率為50 μ Ω-cm ；多晶的NiSi2電阻率為 10-15 μ Ω-cm。半導體襯底100為體矽襯底或SOI襯底，本實施例中以SOI襯底為例，其包括本體層100a、埋氧層100b和、SOI層100c。所述柵極101可以為多晶矽，也可以為金屬柵。所述金屬柵包括Ti、Al、Cu或其中至少兩種的合金，所述金屬柵也可以由前述金屬或合金的多層結構疊加而成。本實施例中柵極101的長度與超薄的低阻多晶金屬矽化物的厚度相應，超薄的低阻多晶金屬矽化物的厚度小於或等於lOnm，則柵極101的長度約為30nm。所述柵極介質層可以為氧化矽，優選為高k介質層，所述高k介質層的材料可以是 Hf02, HfSiO, HfSiON, HfTaO, HfTiO,HfZrO,Al203、La203、Zr02、LaAlO 等。所述柵極側牆102包括氧化矽、氮化矽、氮氧化矽或者它們的疊層。優選為氮化矽。採用現有的側牆工藝製作。源區104和漏區105之間、柵極介質層下方為溝道區，源區104和漏區105在平行於半導體襯底的方向上與柵極側牆102基本無交疊。相對於傳統的金屬矽化物源/漏MOSFETs，在本實施例的MOS電晶體中，所形成的超薄低阻多晶金屬矽化物作為源區和漏區，比超薄的高阻外延單晶金屬矽化物具有更低的電阻率，能夠有效的避免源/漏寄生電阻的增加，改善器件的性能。下面結合附圖詳細說明以上實施例中MOS電晶體的製作方法。實施例二圖4為本實施例中MOS電晶體的製作方法的流程圖，圖5至圖9為本實施例中MOS 電晶體的製作方法的示意圖。該MOS電晶體為金屬矽化物源/漏MOSFETs，如圖所示，其製作方法包括步驟Sl 參見圖5所示，提供半導體襯底100，所述半導體襯底100上具有柵極101 和柵極側牆102。半導體襯底100為體矽襯底或SOI襯底，所述柵極101的材料包括多晶矽或金屬， 柵極101為多晶矽，則採用傳統的多晶矽刻蝕工藝形成；柵極101為金屬，則採用金屬後柵工藝形成。步驟S2 預非晶化柵極側牆102兩側的半導體襯底以定義源區和漏區。本步驟S2是形成超薄的低阻多晶金屬矽化物的第一步，參見圖6所示，具體包括 以柵極101和柵極側牆102為掩膜，對所述半導體襯底100的表面進行離子注入工藝，由於注入離子對半導體襯底100表面一定深度內晶格破壞作用，打亂了原有單晶材料原子的規則排列順頁序，使得柵極側牆102兩側的半導體襯底內的原子排列趨向於無序，由單晶轉變為非晶，從而定義出源區和漏區的位置，即圖中所示的非晶源區104』和非晶漏區105』。上述離子注入工藝的注入離子包括Si，Ge，B, Al，As，F，Cl，S，In和P的一種或幾種的組合，也可以為其他能將單晶的襯底材料預非晶化的離子。如果注入離子為B等ρ型雜質離子或As、P等η型雜質離子，則同時實現了對源區和漏區的摻雜工藝。所述離子注入的能量取決於超薄的低阻多晶金屬矽化物的厚度，該工藝參數需要精確控制，以確保實現器件設計要求的超薄的低阻多晶金屬矽化物的厚度。對於本實施例中的SOI襯底來說，其包括本體層100a、埋氧層IOOb和SOI層100c，控制離子注入的能量， 使得離子注入的深度等於或小於SOI層的厚度，並避免損失埋氧層100b。步驟S3 對預非晶化後的半導體襯底100進行自對準矽化物工藝，從而形成超薄的低阻多晶金屬矽化物作為源區104和漏區105。具體包括以下步驟參照圖7所示，在預非晶化後的半導體襯底100上沉積金屬層106，從而將整個半導體襯底100表面覆蓋。所述金屬層106的材料包括Ni或Co等難熔金屬。參照圖8所示，進行快速熱退火工藝(RTA)，形成超薄的低阻多晶金屬矽化物107。 在快速熱退火工藝的高溫處理下，覆蓋在非晶源區104』和非晶漏區105』上的金屬層106 與矽襯底發生化學反應，形成超薄的低阻多晶金屬矽化物107，而半導體襯底其他區域(柵極和柵極側牆)的沒有裸露的矽襯底，因此，金屬層106不能發生反應。然後，參照圖9所示，去除未反應的金屬層106，從而留下由超薄的低阻多晶金屬矽化物107組成的源區104和漏區105。上述過程即為自對準矽化物工藝(SALICIDE)。本實施例中MOS電晶體的製作方法，通過自對準矽化物工藝前的預非晶化處理可
6以形成超薄的低阻多晶金屬矽化物作為源區和漏區，相對於超薄的高阻外延單晶金屬矽化物具有更低的電阻率，能夠降低源/漏寄生電阻，有利於改善器件性能。此外，本實施例採用離子注入工藝實現源區和漏區的預非晶化，與傳統工藝兼容， 不會額外增加製作成本。而且，預非晶化的步驟限定了源區和漏區的結深，避免SALICIDE 工藝的高溫處理中不能很好的控制超薄的低阻多晶金屬矽化物的厚度。本發明的另一實施例中，所述預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區包括以柵極和柵極側牆為掩膜，對所述半導體襯底進行等離子體轟擊工藝。換言之， 形成非晶源區和非晶漏區也可以採用等離子體轟擊的方法，等離子源並沒有特別的限定， 只要能夠使得單晶襯底材料預非晶化的等離子源均屬於本發明的保護範圍。以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制。雖然本發明已以較佳實施例披露如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此， 凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種MOS電晶體的製作方法，其特徵在於，包括提供半導體襯底，所述半導體襯底上具有柵極和柵極側牆；預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區；對預非晶化後的半導體襯底進行自對準矽化物工藝，從而形成超薄的低阻多晶金屬矽化物作為源區和漏區。
2.根據權利要求1所述的MOS電晶體的製作方法，其特徵在於，所述預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區包括以柵極和柵極側牆為掩膜，對所述半導體襯底進行等離子體轟擊工藝。
3.根據權利要求1所述的MOS電晶體的製作方法，其特徵在於，所述預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區包括以柵極和柵極側牆為掩膜，對所述半導體襯底進行離子注入工藝。
4.根據權利要求3所述的MOS電晶體的製作方法，其特徵在於，離子注入工藝的注入離子包括Si，Ge，B, Al，As，F，Cl，S，In和P中的一種或至少兩種的組合。
5.根據權利要求3所述的MOS電晶體的製作方法，其特徵在於，所述離子注入的能量取決於超薄的低阻多晶金屬矽化物層的厚度。
6.根據權利要求1-5任一項所述的MOS電晶體的製作方法，其特徵在於，所述對預非晶化後的半導體襯底進行自對準矽化物工藝包括在預非晶化後的半導體襯底上沉積金屬層；進行快速熱退火工藝，形成多晶的金屬矽化物層；去除未反應的金屬層。
7.一種MOS電晶體，包括半導體襯底；所述半導體襯底上的柵極和柵極側牆；所述柵極側牆兩側的半導體襯底內的源區和漏區；其特徵在於，所述源區和漏區為超薄的低阻多晶金屬矽化物。
8.根據權利要求7所述的MOS電晶體，其特徵在於，所述超薄的低阻多晶金屬矽化物的厚度小於或等於10nm。
9.根據權利要求8所述的MOS電晶體，其特徵在於，所述超薄的低阻多晶金屬矽化物的材料包括Ni基，Co基，NiPt基，NiCo基，或NiPtCo基金屬矽化物。
10.根據權利要求7所述的MOS電晶體，其特徵在於，所述半導體襯底為體矽襯底或 SOI襯底。
全文摘要
本發明提供一種MOS電晶體及其製作方法，所述製作方法包括提供半導體襯底，所述半導體襯底上具有柵極和柵極側牆；預非晶化柵極側牆兩側的半導體襯底以定義源區和漏區；對預非晶化後的半導體襯底進行自對準矽化物工藝，從而形成超薄的低阻多晶金屬矽化物作為源區和漏區。本發明中的MOS電晶體的製作方法，通過自對準矽化物工藝前對源漏區的襯底進行預非晶化處理，之後進行自對準矽化物工藝，這樣可以在源漏區形成超薄的低阻多晶金屬矽化物，而不是超薄的高阻外延單晶金屬矽化物，因此能夠有效降低源/漏寄生電阻，明顯改善器件性能。
文檔編號H01L21/336GK102569087SQ201010612589
公開日2012年7月11日 申請日期2010年12月29日 優先權日2010年12月29日
發明者羅軍, 趙超, 鍾匯才 申請人:中國科學院微電子研究所