階層型模塊的製作方法
2023-06-26 01:45:51 2
專利名稱：階層型模塊的製作方法
技術領域：
本發明涉及存儲模塊，特別是涉及使對高速化的對應變得容易的階層型模塊結構。
背景技術：
DIMM(Dual Inline Memory Module，雙列直插存儲模塊)，在用於與外部收發電信號的卡邊連接器中逐個按照基板的正反每列分配電信號，一直以來，市場上銷售例如DDR(Double Data Rate，雙倍數據傳輸)SDRAM(Synchronous DRAM，同步DRAM)184引腳DIMM(400MHZ 256MB)等各種產品。DDIM例如作為PC或工作站用，通過DIMM插座被垂直安裝在基板上。
圖5為表示現有的存儲模塊的結構(多站式)的一例的圖。參照圖5，分別搭載了多個(例如8個)DRAM 11的第一模塊基板10，被插入到與母板40焊接的插座30內，在圖5所示的例中，安裝有共8個第一模塊基板10，8個第一模塊基板101～108被總線連接，並與DRAM控制器等控制用LSI 60連接。控制用LSI 60與母板40上的未圖示的CPU連接。以下，將具有圖5的第一模塊基板10和DRAM 11的結構稱為第一模塊。第一模塊相當於上述DIMM。另外，第一模塊基板101～108，在不特別指定第幾號等序號時，稱為第一模塊基板10。
在圖5的結構的情況下，數據傳送速率為高速時，被總線連接的第一模塊10的引腳中的信號劣化顯著。並且，對第一模塊10的1個引腳的數據傳送速率超過例如500Mbps(兆位/秒)時，至多只能連接2個第一模塊。
作為圖5所示的總線結構的問題點的對策，為並聯連接多個第一模塊的結構時，母板中的布線數、布線層的層數增大，產生布線制約的增大。例如並聯連接8個第一模塊時，母板的層數為8層以上，導致成本的增大。因此，使對大容量化的對應比較困難。
作為用於減少母板的布線數的對策，例如圖6所示，串聯連接第一模塊基板的結構(菊花鏈模式)也是公知的。來自控制用LSI 60的數據，被連續地傳送到第一模塊基板，被傳送到目標DRAM。此外，來自右端的第一模塊基板108的DRAM 11的輸出，依次經由第一模塊基板107～101，被輸入到控制用LSI 60中。
進而，為了減少第一模塊基板的引腳數、增大數據傳送速率，多路復用DRAM的輸入輸出從而高速化的方法也是公知的(例如參照非專利文獻1)。但是，在多路復用DRAM的輸入輸出從而高速化的上述方法中，為了在例如圖6的8個第一模塊基板101～108的端端之間流通數據，在各自的第一模塊基板中需要輸入輸出引腳。並且，此時，由於多路復用DRAM的輸入和輸出，因此各模塊的接口具有的數據傳送速度和相對於第一模塊的引腳數的實際的總數據傳送速度，在第一模塊中變為1/2。因此，第一模塊中的接口的測試成本變為2倍(例如測試時間為2倍)。
此外在圖6所示的結構中，如果增加串聯連接的第一模塊基板10的數量，則越是增加，對1個接口的數據傳送速率越是以除去串聯連接數的個數的比率降低。
例如，第一模塊的信道為以下情況下·在上行的收發中各10信道(發送2引腳/1信道、接收2引腳/1信道，共40引腳)；·在下行的收發中各10信道(發送2引腳/1信道、接收2引腳/1信道，共40引腳)；
·各信道的數據速率為2Gbps；·8個模塊連接，高速接口的總數為(10+10)×8，為收發160信道，總數據傳送速度為10×2＝20Gbps。
此外，圖6所示的結構的情況下，由於為菊花鏈連接方式，所以相應於第一模塊的連接數的增加，延遲時間增大。
另外，專利文獻1中記載了如下結構控制裝置，多路復用(多重化)多個SDRAM的數據，輸出至數據I/O總線，多路分解(分離)來自處理器的地址、數據，並供給至SDRAM。
專利文獻1特開平10-340224號公報(圖1、5)非專利文獻1Joseph Kennedy等、「A 2Gb/s Point-to-PointHeterogeneous Voltage Capable DRAM Interface for Capacity ScalableMemory Subsystem」，IEEE International Solid-State Circuits ConferenceISSCC/SESSION 11/DRAM/11.8、214、215頁、2004年2月發明內容因此，本發明的目的在於提供下述模塊結構可以並聯配置多個模塊，實現可以與大容量、傳送速率的高速化對應的系統。
此外，本發明的目的還在於提供可以抑制成本的增大並且實現上述目的的模塊結構、以及具有該模塊的裝置。
在本申請中公開的發明，為了實現上述目的，大致如下。
本發明的一個方面涉及的模塊，具有多個第一模塊，該第一模塊具有搭載了至少一個存儲設備的基板，並且具有第二模塊，該第二模塊搭載所述多個第一模塊，具有並列設置有分別與所述多個第一模塊內的至少兩個第一模塊連接的至少兩組信號線組的基板，並在所述基板上搭載控制器，該控制器與所述並列設置的至少兩組信號線組連接，並變換為比所述至少兩組信號線組的總條數少的條數的信號線。
在本發明涉及的模塊中，所述第二模塊的所述基板，具有搭載在所述第二模塊上並互相併列設置的所述第一模塊的信號線組的組數或其以上的信號布線層。
在本發明涉及的模塊中，所述第一模塊的多個，被共同連接到設置在所述第二模塊的所述基板上的總線上，並經由所述總線，與所述控制器中對應的端子連接。在本發明中，也可以為如下結構在所述第二模塊的所述基板上並列設置多組所述總線。在本發明中，也可以為如下結構所述多個第一模塊被分組化為多組，屬於同一組的多個第一模塊，被連接到設置在所述第二模塊基板上的共用的總線上，並與所述控制器連接。
在本發明中，也可以為如下結構所述控制器，多路復用並輸出並聯連接的所述多個第一模塊的輸出。
在本發明中，構成所述第二模塊的基板，是電源層和接地層交互配置的層結構。也可以將電源層、絕緣層(樹脂)、接地層用作去耦電容。
在本發明中，也可以為如下結構所述控制器被配置在所述第一模塊下的第二模塊的基板反面上。
在本發明中，優選的是，所述第二模塊基板被搭載在母板上。
在本發明中，所述存儲設備由動態隨機存取存儲器(DRAM)設備構成，所述第一模塊為雙列直插存儲模塊(DIMM)，所述控制器為DRAM控制器。
本發明的其他方面涉及的裝置，具有多個第一模塊，具有分別搭載了至少一個半導體設備的第一基板；第二模塊，搭載所述多個第一模塊，具有並列設置所述多個第一模塊內的至少2個所述第一模塊的第二基板；和第三基板，搭載所述第二模塊。在本發明涉及的裝置中，優選的是，在所述第二模塊的所述第二基板上，並列設置分別所述多個第一模塊內的至少兩個第一模塊連接的至少兩組信號線組，在所述第二模塊的所述第二基板上，搭載下述控制設備與所述並列設置的至少兩組信號線組連接，並變換為比所述至少兩組信號線組的總條數少的條數的信號線。
根據本發明，通過由可以在第一模塊和控制電路之間進行最佳布線的第二模塊構成的階層型模塊結構，可以實現大容量、高速傳送速率的系統。
根據本發明，不將第一模塊安裝在母板上，而將其安裝在第二模塊上，從而無需進行在母板上的辛苦的布線設計。
根據本發明，通過階層型模塊結構，可以特別地提高引腳對應的數據傳送速度，可以實現同一數據速率對應的引腳的測試成本的減少、開發成本的降低、以及低電力消耗。
根據本發明，即使增加模塊的連接數，也可以將延遲時間的增大抑制到很小。
圖1為表示本發明的第一實施例的結構的圖。
圖2為表示本發明的第二實施例的結構的圖。
圖3為表示本發明的控制用LSI的結構的圖。
圖4為表示本發明的第三實施例的結構的圖。
圖5為表示現有方式的存儲模塊的圖。
圖6為表示現有方式的存儲模塊的圖。
具體實施例方式
對本發明進一步進行詳細闡述，並參照附圖對其進行說明。本發明的一個實施方式，參照圖1，具有多個包括搭載了多個半導體設備(例如DRAM 11)的基板10的第一模塊101～108，並且具有第二模塊基板20，該第二模塊基板20搭載多個第一模塊101～108，並且並列設置有至少兩組信號線組23，並搭載了控制器(例如控制LSI 50)，其中，所述至少兩組信號線組23，分別與多個第一模塊101～108內的至少兩個第一模塊連接，所述控制器，通過並列設置的至少兩組信號線組分別與至少兩個第一模塊連接，並變換為比至少兩組信號線組的總條數少的信號線。該第二模塊基板具有第一模塊並列設置的信號線組的組數或該組數以上的布線層(例如第一模塊並列設置的信號線組為4組時，具有4層或4層以上的信號布線層)。第二模塊基板20例如被安裝在母板40上。第二模塊基板20是由本發明新導入的，通過由多個第一模塊和搭載第一模塊的第二模塊結構的階層型模塊結構，不進行母板的設計變更等，就可以進行多個第一模塊的並聯連接，簡化結構，並且可以與高速傳送、測試成本的降低相對應。結合以下實施例進行說明。
圖1為表示本發明的第一實施例的結構的圖。參照圖1，在本發明的第一實施例中，搭載了DRAM 11的第一模塊基板10，與參照圖5、圖6說明的第一模塊基板10具有相同結構(DIMM)，第一模塊基板10被插入插座30中，並被安裝在第二模塊基板20上。插座30通過焊錫等與第二模塊基板20固定連接。第二基板20例如被焊接在母板40上。
在本實施例中，DRAM控制器等控制LSI 50也被搭載在第二模塊基板20上，分別插入了8個第一模塊基板101～108的各插座30和與控制LSI 50對應的引腳(電極)，通過設置在第二模塊基板20上的布線(信號線)23而互相併聯連接。在本實施例中，分別與第一模塊101～108連接的8組信號線23，被並列設置在不同的層內。
在本實施例中，第二模塊基板20，具有與第一模塊並列設置的信號線組的組數相同數量或其以上的信號布線層。控制LSI 50近端的第一模塊基板101，通過第二模塊基板20的表面的部件面信號層(或其下層)的布線23，與控制LSI 50中對應的引腳(電極)連接。控制LSI 50遠端的第一模塊基板108，通過反面的焊錫面信號層(或其上層)的布線23，與控制LSI 50中對應的引腳(電極)連接。第二模塊基板20的信號布線層數，為與多個第一模塊的信號線組的並列設置數8相對應的8層或8層以上。
此外，使2層為接地層21，然後交互配置電源層22和接地層21，實施高速數位訊號傳送的幹擾對策。進而，也可以作為使電源層22和接地層21為電容電極(使夾在電源層22和接地層21中的絕緣樹脂為電容)的去耦電容(與頻帶對應的電容)使用。
控制LSI 50，在與第一模塊基板101～108之間，通過8組布線(信號線)23(第二模塊基板20內的多層布線)，並列地進行輸入輸出。
此外，控制LSI 50通過信號線61例如與設置在母板40上的未圖示的CPU(其他的LSI)連接。控制LSI 50將信號線61的條數變換為比8組信號線23少的條數的信號。
根據本實施例，可以通過設置搭載了第一模塊和控制LSI 50的第二模塊基板20並將其安裝在母板40上的階層型模塊結構，進行第一模塊和控制LSI 50之間的最佳布線。
此外，DRAM 11的傳送速率例如為數百MHz(例如660MHz)時，搭載了多個第一模塊的第二模塊基板20的數據傳送速率，以與DRAM 11的傳送速率相同的數據傳送速率進行數據傳送，無需數GHz等。高速接口只要設置在控制用LSI 50上即可。由此，使高速傳送速率的系統(伺服器等)容易實現。
根據本實施例，不是直接將第一模塊安裝到母板40上，而是安裝到第二模塊基板20上，由此不需要辛苦地進行在母板40上的布線設計。即使在第一模塊的並聯數量進一步增大的情況下，也只是增加第二模塊基板20的布線層數，母板40為相同結構。即，在本實施例中，母板的結構並不受第一模塊的並聯數量的影響。
此外，根據本實施例，通過階層型模塊結構，可以特別地提高第一模塊的一個引腳對應的數據傳送速度，進而可以降低相同的數據速率對應的引腳的測試成本、開發成本、電力消耗。
進而，根據本實施例，即使增加第一模塊的連接數量，也可以抑制延遲時間的增大。
並且，根據本實施例，第二模塊基板20為電源層22和接地層21連續的層結構，實施高速數位訊號傳送的幹擾對策。
另外，控制LSI 50可以為經由信號線61在與其他的LSI之間串行傳送信號的結構，也可以為通過1組第一模塊基板10的信號線(m條)或更少的信號線的條數、在與其他的LSI之間並行傳送信號的結構。
接下來，對本發明的第二實施例進行說明。圖2為表示本發明的第二實施例的結構的圖。在本發明的第二實施例中，多個第一模塊基板，每個組與共用的總線連接。更為詳細的說，參照圖2，從控制LSI50看近端側的第一模塊基板101、102，通過第二模塊基板20的表面的部件面信號層(或其下層)的總線(布線)23，與控制LSI 50中對應的引腳(電極)連接；模塊基板103、104隔著接地層21及電源層22通過總線(布線)23，與控制LSI 50中對應的引腳(電極)連接；模塊基板105、106隔著接地層21及電源層22通過總線(布線)23，與控制LSI 50中對應的引腳(電極)連接；從控制LSI 50看遠端側的模塊基板107、108，通過第二模塊基板20的反面的焊錫信號層(或其上層)的總線(布線)23，與控制LSI 50中對應的引腳(電極)連接。在本實施例中，也交互地配設電源層22和接地層21，實施高速數字傳送的幹擾對策。
在本發明的第二實施例中，多個第一模塊以組為單位並聯連接(在圖2中，鄰接的2個第一模塊構成一個組，四個組並聯連接)，構成同一組的第一模塊總線連接到共用的總線上。
根據本發明的第二實施例，可以將第二模塊基板20的布線層的數量減少為比上述第一實施例少，進而，可以通過對應於高速傳送總線連接2個模塊基板，而與高速傳送速率對應。
圖3(A)至圖3(C)為表示控制用LSI 50的結構的若干例的圖。另外，在圖3中，將圖1、圖2的第一模塊作為DIMM，為了簡單，第二模塊基板20搭載4個並聯連接的第一模塊(DIMM1～DIMM4)。
參照圖3(A)，該控制用LSI 50，由選擇電路51選擇輸出四個第一模塊(DIMM1～DIMM4)的輸出的一個。例如，從一個第一模塊將m條布線(信號線)23輸出到控制LSI 50，在控制LSI 50中，選擇來自4組第一模塊(DIMM1～DIMM4)的輸出，將其從緩衝器電路52輸出到信號線61(m條)，並向未圖示的CPU等傳送。此外選擇電路51將來自未圖示CPU的信號供給至對應的第一模塊(DIMM1～DIMM4)。此時，控制LSI的信號線61的傳送速率與信號線23的傳送速率相同。或者也可以是下述結構將選擇電路51作為多路復用電路，多路復用來自四個模塊(DIMM1～DIMM4)的信號，並將其從緩衝器輸出。在圖3(A)中，緩衝器電路52由三態緩衝器電路及接收器電路構成，可以作為多路復用輸入輸出的電路結構，或者也可以作為分別具有輸入引腳和輸出引腳的IO分離結構。
圖3(B)為表示控制用LSI 50的其他的結構例的圖。參照圖3(B)，在該控制用LSI 50中，由接收來自四個模塊(DIMM1～DIMM4)的多組信號線23(各m條)的選擇電路51選擇1組，由SP(串行·並行)/PS(並行·串行)電路53的並行串行轉換電路進行串行轉換，並向未圖示的CPU等傳送。另一方面，SP/PS電路53的並行串行轉換電路也可以是如下結構例如轉換為n∶1(n為2或2以上，為m的約數)，將由選擇電路51選擇的1組信號線23(m條)轉換為m/n條信號線61。該結構的情況下，布線61上的信號以比信號線23高的頻率驅動，但並聯連接的DIMM1～DIMM4的信號線23的傳送速率，均與DRAM的傳送速率相同。
圖3(C)為表示控制用LSI 50的其他的結構例的圖。參照圖3(C)，該控制用LSI 50，由接收來自四個模塊(DIMM1～DIMM4)的多組信號線23(各m條)的選擇電路51A同時選擇2組信號線(2×m條)，通過SP/PS電路54的並行串行轉換電路分別將2組信號線進行串行轉換，並向未圖示的CPU等傳送。此外，在SP/PS電路54的串行並行轉換電路中，將來自未圖示的CPU的串行信號轉換為2組並行信號，接收2組並行信號的選擇電路51A，將這2組並行信號並行供給至對應的2組第一模塊的信號線23。SP/PS電路54的並行串行轉換電路也可以為如下結構例如轉換為n∶1，將例如由選擇電路51A選擇的兩個DIMM的m×2條信號線轉換為(m/n)×2條。此時，布線61上的信號的驅動頻率為圖3(B)的2倍。另外，並聯連接的DIMM1～DIMM4的信號線23的傳送速率，均與DRAM的傳送速率相同。
接下來，對本發明進一步其他的實施例進行說明。圖4為表示本發明的第三實施例的結構的圖。參照圖4，在本實施例中，控制LSI 50，在第二模塊基板20的反面，被配置在與第一模塊基板(多個)10的配置位置相對應的區域。優選的是，控制LSI 50被配置在第二模塊基板20的反面的第一模塊基板10的配置位置的正下方，將第二模塊基板的面積減少到第一模塊配列區域左右。另外，第二模塊基板20由墊片等固定器具固定在母板40上。
根據本實施例，可以減少第二模塊基板20的面積，增加母板40的設計自由度、安裝密度。
如結合以上各實施例所說明的，根據本發明，即使在控制LSI中使用高速接口的情況下，使上行路徑(CPU方向的路徑)為只有發送的10信道，下行路徑(從CPU向DRAM方向)只有接收的10信道，總數據傳送速度還與現有方式一樣，為10×2＝20Gbps。
因此，根據本發明，與圖6所示的現有的結構相比，高速接口1信道相對應的數據速度變為16倍。
此外，在本發明中，在互相併聯連接的第一模塊間進行多路復用時(例如多路復用兩個模塊)，高速接口總數，使得上行為只有發送的20信道，下行為只有接收的20信道，各信道的數據傳送速率為2Gbps，總數據傳送速度為10×4＝40Gbps。這是圖6所示的現有的結構的2倍。然而，高速接口1信道對應的數據傳送速度為16倍，所以高速接口的信道數為1/8即可。
因此，本發明可以特別地降低相同數據速率對應的高速引腳的測試成本、開發成本以及電力消耗。
一覽表示圖6的現有方式、本發明和本發明(由控制LSI在並聯模塊間進行多路復用處理的情況)的比較。
表1
本發明的階層型模塊，適用於搭載了高速CPU的伺服器裝置等高速存儲模塊，但也可以適用於伺服器之外的任意的數據處理裝置、信息處理裝置。此外，在上述實施例中，DIMM被垂直安裝在基板上，但本發明並不僅限於這種結構。
以上結合上述實施例對本發明進行了說明，但本發明並不限於上述實施例的結構，還包括可以由本領域技術人員在本發明的範圍內得到的各種變形、修正。
權利要求
1.一種階層型模塊，其特徵在於，具有多個第一模塊，該第一模塊具有搭載了至少一個存儲設備的基板，並且具有第二模塊，該第二模塊搭載所述多個第一模塊，具有並列設置有分別與所述多個第一模塊內的至少兩個第一模塊連接的至少兩組信號線組的基板，並在所述基板上搭載控制器，該控制器與所述並列設置的至少兩組信號線組連接，並變換為比所述至少兩組信號線組的總條數少的條數的信號線。
2.根據權利要求1所述的階層型模塊，其特徵在於，所述第二模塊的所述基板，具有搭載在所述第二模塊上並互相併列設置的所述第一模塊的信號線組的組數或其以上的信號布線層。
3.根據權利要求1所述的階層型模塊，其特徵在於，所述第一模塊的多個，被共同連接到設置在所述第二模塊的所述基板上的總線上，並經由所述總線，與所述控制器中對應的端子連接。
4.根據權利要求1所述的階層型模塊，其特徵在於，在所述第二模塊的所述基板上，並列設置多組所述總線。
5.根據權利要求1所述的階層型模塊，其特徵在於，所述多個第一模塊被分組化為多組，屬於同一組的多個第一模塊，共同地連接到設置在所述第二模塊的所述基板上的總線上，並經由所述總線，共同地與所述控制器中對應的端子連接。
6.根據權利要求1所述的階層型模塊，其特徵在於，所述控制器，具有從分別與所述多個第一模塊連接的多組信號線組內選擇一組的電路。
7.根據權利要求1所述的階層型模塊，其特徵在於，所述控制器具有下述電路將從對所述第一模塊供給信號的裝置輸入到所述控制器的信號，供給至與所述多個第一模塊連接的多組信號線組內對應的組的信號線組。
8.根據權利要求1所述的階層型模塊，其特徵在於，所述控制器具有下述電路接收並多路復用來自分別與所述多個第一模塊連接的多組信號線組的信號，並變換輸出為更少條數的信號線。
9.根據權利要求1所述的階層型模塊，其特徵在於，所述控制器具有下述電路接收並分離從對所述第一模塊供給信號的裝置輸入到所述控制器的多路復用的信號，並供給至分別與所述多個第一模塊連接的多組信號線組內對應的組的信號線組。
10.根據權利要求1所述的階層型模塊，其特徵在於，構成所述第二模塊的基板，是電源層和接地層交互配置的層結構。
11.根據權利要求10所述的階層型模塊，其特徵在於，在構成所述第二模塊的所述基板中，將所述電源層、絕緣層和接地層的結構用作去耦電容。
12.根據權利要求1所述的階層型模塊，其特徵在於，所述控制器，被配置在所述第二模塊的所述基板的所述第一模塊搭載面上。
13.根據權利要求1所述的階層型模塊，其特徵在於，所述控制器，被配置在與所述第二模塊的所述基板的所述第一模塊搭載面相反側的反面上。
14.根據權利要求1至13中的任意一項所述的階層型模塊，其特徵在於，所述第二模塊基板被搭載在母板上。
15.根據權利要求14所述的階層型模塊，其特徵在於，所述存儲設備由動態隨機存取存儲器，即DRAM設備構成，所述第一模塊為雙列直插存儲模塊，即DIMM，所述控制器為DRAM控制器。
16.一種電子裝置，具有權利要求15所述的階層型模塊。
17.一種電子裝置，其特徵在於，具有多個第一模塊，具有分別搭載了至少一個半導體設備的第一基板；第二模塊，搭載所述多個第一模塊，具有並列設置所述多個第一模塊內的至少2個所述第一模塊的第二基板；和第三基板，搭載所述第二模塊。
18.根據權利要求17所述的電子裝置，其特徵在於，在所述第二模塊的所述第二基板上，並列設置分別與所述多個第一模塊內的至少兩個第一模塊連接的至少兩組信號線組，在所述第二模塊的所述第二基板上，搭載下述控制設備與所述並列設置的至少兩組信號線組連接，並變換為比所述至少兩組信號線組的總條數少的條數的信號線。
全文摘要
提供一種使得對大容量化、高速化的對應容易的存儲模塊。其中，具有分別搭載了多個DRAM設備(11)的第一模塊基板(10
文檔編號G06F1/16GK1716147SQ20051007599
公開日2006年1月4日 申請日期2005年6月7日 優先權日2004年6月7日
發明者佐伯貴笵 申請人:恩益禧電子股份有限公司