具有非易失性存儲器壓力抑制的集成電路系統及製造方法

2023-06-26 12:19:21 3

具有非易失性存儲器壓力抑制的集成電路系統及製造方法
【專利摘要】本
【發明內容】
涉及具有非易失性存儲器壓力抑制的集成電路系統及製造方法。一種集成電路系統及其製造方法，包括：集成電路管芯；集成電路管芯中的非易失性存儲器單元，所述非易失性存儲器單元具有用於讀取該非易失性存儲器單元的數據條件狀態的位線；以及集成電路管芯中的電壓箝，所述電壓箝具有連接到所述位線的、用於減小所述位線上的電壓偏移的半導體開關。
【專利說明】具有非易失性存儲器壓力抑制的集成電路系統及製造方法

【技術領域】
[0001]本發明大體上涉及一種集成電路系統，更具體地，涉及集成電路應用中的一種用於集成高密度非易失性存儲器陣列的系統。

【背景技術】
[0002]將不斷增多的存儲器包括在具有更快速存取和性能的這些裝置中的趨勢對於集成電路行業提出了對集成電路施加衝突要求的挑戰。為了容納增多的邏輯和存儲器，要求越來越小的幾何結構包含這些功能。
[0003]諸如非易失性快閃記憶體或動態隨機存取存儲器(DRAM)的存儲器通過將電荷儲存在存儲器單元中的物理結構內來保持數據內容。然而，對於更快速執行具有與較小几何結構技術相關聯的較薄晶體結構的非易失性存儲器的追求通常導致該較薄晶體結構的損傷或物理結構的存儲器洩漏。
[0004]鑑於可靠性較低的晶體結構，已經嘗試了許多方法來在改進存儲器性能和可靠性的同時保持數據完整性。諸如損耗均衡、可變糾錯代碼和擴展奇偶校驗方案的方法已經被用於掩蓋較小几何晶體結構的可靠性問題。
[0005]不依賴於將電荷儲存在物理結構內的其他存儲器技術正在成為主流集成電路行業。這些技術包括當被寫入或擦除時可以改變電阻值的電阻型(Resistive)隨機存取存儲器(RRAM或ReRAM)和導電橋接隨機存取存儲器(CBRAM)。
[0006]儘管這些技術表現出很有前途並且這些機制可以用在任何一種小型幾何結構技術上，但是就可靠性和魯棒性而言，它們具有類似的問題，導致阻止這些技術達到商品狀態的有限生產。對於流行商品物品(比如智慧型電話、數位照相機、全球定位系統、個人音頻播放器、可攜式遊戲裝置)提供一致的產率、可靠性和性能的方式的挑戰持續。
[0007]因此，對於具有非易失性存儲器的集成電路系統的需要仍然持續存在。鑑於日益增長的對於交付更多功能、降低成本和提高性能的公共需求，找到這些問題的答案越來越關鍵。鑑於日益增長的商業競爭壓力，連同增長的消費者期待和市場上減少的有意義的產品差異的機會，找到這些問題的答案是關鍵的。另外，對於降低成本、改進效率和性能以及滿足競爭壓力的需要給找到這些問題的答案的關鍵必要性增添了更大的緊迫性。
[0008]長久以來一直在尋求這些問題的解決方案，但是現有的發展尚未教導或建議任何解決方案，因此，這些問題的解決方案長久以來一直困擾本領域的技術人員。


【發明內容】

[0009]本發明提供一種集成電路系統的製造方法，該製造方法包括:提供集成電路管芯(die);在集成電路管芯中形成非易失性存儲器單元，所述非易失性存儲器單元具有用於讀取該非易失性存儲器單元的數據條件狀態的位線；以及在集成電路管芯中形成電壓箝，所述電壓箝具有連接到所述位線的、用於減小所述位線上的電壓偏移的半導體開關。
[0010]本發明提供一種集成電路系統，該集成電路系統包括:集成電路管芯；集成電路管芯中的非易失性存儲器單元，所述非易失性存儲器單元具有用於讀取該非易失性存儲器單元的數據條件狀態的位線；以及集成電路管芯中的電壓箝，所述電壓箝具有連接到所述位線的、用於減小所述位線上的電壓偏移的半導體開關。
[0011]本發明的某些實施例具有除了以上提及的那些步驟或元件之外或者代替以上提及的那些步驟或元件的其他步驟或元件。當參照附圖進行以下詳細描述時，通過閱讀以下詳細描述，這些步驟或元件對於本領域的技術人員將變得清楚。

【專利附圖】

【附圖說明】
[0012]圖1是本發明的第一個例子中的具有非易失性存儲器陣列的集成電路系統的框圖。
[0013]圖2是圖1的非易失性存儲器內核內的功能的框圖。
[0014]圖3是圖2的部分的示例性示意圖，該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝(voltage clamp)的第一個例子。
[0015]圖4是舉例說明圖3的電壓箝用於存儲器讀取操作的電流對電壓的線圖。
[0016]圖5是圖3的示例性示意圖，該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝的第二個例子。
[0017]圖6是舉例說明圖5的電壓箝用於存儲器讀取操作的電流對電壓的線圖。
[0018]圖7是圖3的示例性示意圖，該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝的第三個例子。
[0019]圖8是舉例說明圖7的電壓箝用於存儲器讀取操作的電流對電壓的線圖。
[0020]圖9是圖3的示例性示意圖，該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝的第四個例子。
[0021]圖10是舉例說明圖9的電壓箝用於存儲器讀取操作的電流對電壓的線圖。
[0022]圖11是舉例說明圖1的集成電路系統的圖3的非易失性存儲器單元的讀取操作序列的存儲器單元讀取時序圖。
[0023]圖12示出舉例說明圖1的集成電路系統的圖3的非易失性存儲器單元的寫入復位操作序列的存儲器單元復位時序圖。
[0024]圖13是舉例說明圖1的集成電路系統的圖3的非易失性存儲器單元的寫入置位操作序列的存儲器單元置位時序圖。
[0025]圖14是本發明的另一實施例中的集成電路系統的製造方法的流程圖。

【具體實施方式】
[0026]充分詳細地描述以下實施例以使得本領域的技術人員能夠做出並使用本發明。要理解，其他實施例基於本公開將是顯而易見的，並且可以在不脫離本發明的範圍的情況下進行系統、處理或機械改變。
[0027]在以下描述中，給出了許多特定細節來提供對本發明的透徹理解。然而，將顯而易見的是，可以在沒有這些特定細節的情況下實施本發明。為了避免模糊本發明，沒有詳細公開一些公知的電路、系統構造和處理步驟。
[0028]示意圖是基於電子流的當前慣例進行描繪的。示出所述系統的實施例的附圖是半圖解式的，沒有按比例繪製，具體地講，一些尺寸是為了清晰地呈現，在附圖中被放大示出。
[0029]類似地，儘管附圖中的視圖為了易於描述通常示出類似的方位，但是圖中的這個描繪多半是任意的。一般來講，可以在任何方位操作本發明。
[0030]在公開和描述共同具有一些特徵的多個實施例的情況下，為了使其例示說明、描述和理解清晰和容易，彼此類似和同樣的特徵通常將用類似的標號進行描述。為了方便描述，將實施例編號為第一實施例、第二實施例等，這些實施例並非意圖具有任何其他重要性或者對本發明提供限制。
[0031]為了說明的目的，本文中所使用的術語「水平」被定義為平行於集成電路管芯的作用表面的平面，而不管其方位如何。術語「垂直」是指垂直於剛才定義的水平的方向。本文中所使用的術語「被形成」或「形成」被定義為涉及半導體、導體、絕緣體或它們的材料組合的半導體製造工藝，包括形成所描述的裝置和所描述的裝置的關聯結構所需的光刻膠的使用、材料或光刻膠的構圖、曝光、顯影、沉積、蝕刻、清潔、焊接和/或移除。
[0032]本文中所使用的術語「被連接」或「連接」被定義為涉及半導體、導體或材料組合的、在半導體製造工藝中用於建立並保持所描述的元件、裝置或它們的組合之間的永久電接觸的製造工藝。如圖所示，諸如「上方」、「下方」、「底部」、「頂部」、「側面」(如「側壁」中)、「較高」、「較低」、「較上」、「上面」和「下面」的術語是相對於水平面定義的。術語「在…上」意指在所標識的元件之間存在直接接觸而在這些標識的元件之間不存在其他的介於中間的元件。
[0033]現在參照圖1，其中示出了本發明的第一實施例中的具有非易失性存儲器的集成電路系統的框圖。集成電路系統100 (也被稱為IC系統)的該框圖描繪了被示為標記並且稱為IC管芯的集成電路管芯102，集成電路管芯102具有由非易失性存儲器單元106中的一個或多個形成的非易失性存儲器陣列104。
[0034]每個非易失性存儲器單元106被示為標記並且稱為NV存儲器單元。非易失性存儲器單元106可以由電阻型隨機存取存儲器(RRAM或ReRAM)、導電橋接隨機存取存儲器(CBRAM)、或改變單元電阻以存儲數據條件狀態(諸如一(I)或零(O))的任何存儲器技術中所使用的類型的電阻型存儲器單元形成。一(I)或零(O)也可以分別被稱為置位或復位。非易失性存儲器單元106的數據條件狀態可以被稱為被程序、用戶或應用程式處理或使用的存儲器內容或數據信息。可以通過非易失性存儲器單元106的存儲器讀取操作(也被稱為讀取或存儲器讀取)來確定先前存儲在非易失性存儲器單元106中的數據條件狀態以確定其狀態，諸如一或零。
[0035]存儲器寫入操作(也被稱為存儲器存儲操作)被定義為涉及將特定數據條件狀態(諸如一或零)存儲到非易失性存儲器單元106中的或者與將特定數據條件狀態(諸如一或零)存儲到非易失性存儲器單元106中相關聯的處理。可以用非易失性存儲器單元106的以伏特(V)為單位的電壓或者通過非易失性存儲器單元106的以安培(A)為單位的電流來檢測或觀測特定數據條件狀態。例如，就RRAM或ReRAM而言，非易失性存儲器單元106與每個非易失性存儲器單元106的作為存儲器寫入操作的結果而變化的單元電阻直接相關。
[0036]存儲器讀取操作被定義為涉及確定當前數據條件狀態或存儲器讀取操作時的數據條件狀態的或者與確定當前數據條件狀態或存儲器讀取操作時的數據條件狀態相關聯的處理。例如，就RRAM或ReRAM而言，通過檢測或監視每個非易失性存儲器單元106在存儲器讀取時的實際單元電阻的以伏特(V)為單位的電壓或者通過該實際單元電阻的以安培(A)為單位的電流來確定非易失性存儲器單元106的當前數據條件。
[0037]存儲器接口 108可以耦合到非易失性存儲器陣列104。被示為標記並且稱為MEMINTF的存儲器接口 108可以包括模擬電路系統、數字電路系統或它們的組合。存儲器接口108例如可以包括感測放大器、地址驅動器、電壓源、電流源、模數轉換器(ADC)、數據完整性檢查邏輯、以及對被示為標記並且稱為NVM陣列的非易失性存儲器陣列104內的非易失性存儲器單元106進行尋址並且影響這些非易失性存儲器單元106的狀態所需的開關邏輯。
[0038]控制邏輯110可以訪問存儲器接口 108，以便利用非易失性存儲器陣列104。被示為標記並且稱為CTRL邏輯的控制邏輯110可以包括序列處理器、位片處理器、微處理器或組合邏輯控制陣列(未示出)。控制邏輯110可以耦合到非易失性存儲器陣列104以對非易失性存儲器陣列104執行操作，以便對非易失性存儲器單元106進行寫入、讀取或擦除。控制邏輯110還可以提供糾錯算法，以便保持存儲在非易失性存儲器陣列104中的用戶數據的完整性。
[0039]控制邏輯110可以耦合到接口模塊112以用於在集成電路管芯102的邊界內或外部進行通信。被示為標記並且稱為INTF CTL的接口模塊112也可以耦合到存儲器接口108，以用於在沒有控制邏輯110的直接幹預的情況下有效率地與非易失性存儲器陣列104來回傳送用戶數據的多個塊。
[0040]接口模塊112還可以提供集成電路管芯102與下一級集成(未示出)之間的連接路徑，所述下一級集成諸如電路板、外部電子裝置、用戶接口、一個或多個電源、一個或多個地參考、或它們的組合。非易失性存儲器陣列104、控制邏輯110和存儲器接口 108的組合可以被稱為非易失性存儲器內核116。非易失性存儲器內核116被示為標記並且稱為MEM內核。
[0041]要理解，集成電路系統100的描述是要闡明本發明，而非意圖限制集成電路管芯102的範圍或架構。進一步要理解，可以在集成電路管芯102中實現可以與前面定義的一些塊一齊操作或者代替前面定義的一些塊的附加功能。
[0042]現在參照圖2，其中示出了圖1的非易失性存儲器內核116內的功能的框圖。示出了圖1的集成電路系統100的非易失性存儲器陣列104、存儲器接口 108和控制邏輯110內的功能組件和信號路徑。
[0043]非易失性存儲器陣列104可以包括被示為標記並且稱為NVMU的非易失性存儲器組202。每個非易失性存儲器組202均可以被形成為具有這些非易失性存儲器單元106中的兩個。
[0044]要理解，非易失性存儲器組202可以被形成為具有任何數量的非易失性存儲器單元106。例如，每個非易失性存儲器組202均可以被形成為僅具有非易失性存儲器單元106中的一個。在另一個例子中，每個非易失性存儲器組202均可以被形成為具有非易失性存儲器單元106中的四個。
[0045]為了討論的目的，要理解，非易失性存儲器陣列104包含多於一個的非易失性存儲器單元106。非易失性存儲器陣列104中的非易失性存儲器單元106可以被物理地形成為具有非易失性存儲器單元106中的一個或多個的非易失性存儲器組202中的一個或多個。
[0046]非易失性存儲器陣列104的非易失性存儲器單元106可以例如按行和列被構造為多維存儲器陣列。可以單個地通過存儲器寫入操作對任何一行中的非易失性存儲器單元106進行寫入，諸如以置位數據條件或復位數據條件、或者通過使用存儲器讀取操作來確定當前數據條件。可以按任何組合同時對一行或多行中的非易失性存儲器單元106進行置位或復位、或者將一行或多行中的非易失性存儲器單元106作為整行進行讀取。
[0047]可以通過使用來自控制邏輯110的字線解碼器206的字線204來選擇具有非易失性存儲器陣列104中的非易失性存儲器單元106的行。字線204和字線解碼器206分別被示為標記並且稱為WL和WL DEC。字線解碼器206從地址預解碼器208接收物理行地址信息，地址預解碼器208被示為標記並且稱為ADR PREDEC0
[0048]地址預解碼器208對非易失性存儲器內核116從圖1的接口模塊112中的接口塊210接收的邏輯地址進行解碼，並產生對於字線解碼器206的物理行地址信息和對於位線解碼器212的物理列地址信息，位線解碼器212被示為標記並且稱為BL DEC。
[0049]控制邏輯110的位線解碼器212對來自地址預解碼器208的物理列地址信息進行解碼，並產生列選擇線214，列選擇線214被示為標記並且稱為C0LSEL。地址預解碼器208和位線解碼器212可以可選地分別從控制電路218接收感測放大器使能216信號以驗證或鎖存字線204和列選擇線214，控制電路218被示為標記並且稱為CNTRLCKT，感測放大器使能216信號被示為標記並且稱為SA EN0
[0050]模擬復用器224輸入使用來自位線解碼器212的列選擇線214以通過使用字線204和位線226的組合將存儲器接口 108連接或選擇到非易失性存儲器陣列104的非易失性存儲器單元106。位線226被示為標記並且也稱為BL。可以通過使用存儲器讀取操作、存儲器寫入操作或其操作的組合來訪問通過字線204和位線226中的一個或多個的連接或選擇而被具體連接或選擇的非易失性存儲器單元106。
[0051]位線226和字線204使得能夠讀取非易失性存儲器單元106的數據條件狀態、以及對非易失性存儲器單元106進行寫入以對數據條件狀態進行設置或編程。位線226可以連接到每個非易失性存儲器單元106的單元電阻變化的材料的一端。該單元電阻變化的材料的相對端可以連接到單元參考229的單元供給級228，單元參考229被示為標記並且稱為CREF,單元供給級228被示為標記並且稱為CSL。由來自控制電路218的power sela230和power selb231選擇信號控制的單元供給級228可以用於選自四個內部電壓電平或地中的一個。power sela230和power selb231選擇信號可以用於將特定電壓或地選擇到單元供給級228的單元參考229輸出以用於進行存儲器寫入操作或存儲器讀取操作，power sela230和power selb231選擇信號分別被示為標記並且稱為PWR SELA和PWR SELB。
[0052]可以通過使用利用位線226而施加於每個非易失性存儲器單元106的電壓或利用位線226而流過每個非易失性存儲器單元106的電流，來執行有效地將非易失性存儲器單元106的電阻變為用於表示一或零的預定目標電阻值的一個或多個範圍的存儲器寫入操作。
[0053]在第一個例子中，位線226可以在一電壓電勢下產生脈衝，同時單元參考229在遠低於位線226的電壓電勢下產生脈衝，以存儲數據條件狀態零。在第二個例子中，位線226可以短暫地發起電流，同時單元參考229短暫地接收大部分電流，以存儲數據條件狀態零。
[0054]在第三個例子中，位線226可以在一電壓電勢下產生脈衝，同時單元參考229在稍低於位線的電壓電勢的電壓下產生脈衝。在第四個例子中，位線226可以簡短地發起電流，同時單元參考229簡短地接收該電流的一部分，以存儲數據條件狀態零。
[0055]存儲器寫入操作可以使用施加於位線226的不同電壓或電流。電壓或電流可以由存儲器接口 108的set_reset驅動器232和控制邏輯110的模擬電路234產生。set_reset驅動器232和模擬電路234分別被示為標記並且稱為S_R DRVR和模擬CKTS。單元參考229的電壓或電流可以由模擬電路234與控制單元供給級228的控制邏輯110的控制電路218提供。
[0056]存儲器讀取操作不使用setjeset驅動器232來產生讀取非易失性存儲器單元106的電壓或電流。相反，在存儲器讀取操作期間使用感測放大器236來產生通過位線226進入到非易失性存儲器單元106的限流讀取源電流，同時單元參考229從集成電路管芯102的感測放大器236連接到本地(local)地。
[0057]在存儲器讀取操作期間，感測放大器236還可以確定流過每個非易失性存儲器單元106的變化單元電阻的電流或變化單元電阻上的電壓的量。因為位線226在讀取期間被箝位並且靜默或靜止，所以通過每個非易失性存儲器單元106的電流或每個非易失性存儲器單元106上的電壓的量可以用於指示電阻以確定被讀取的每個非易失性存儲器單元106的數據條件狀態。
[0058]來自感測放大器236的感測放大器輸出238被發送到控制電路218，感測放大器輸出238被示為標記並且稱為SA0。感測放大器輸出238被發送到控制電路218，以向存儲器讀取請求的發起者(未示出)(諸如客戶端、應用程式或電路系統)指示被讀取的每個易失性存儲器單元106是具有數據條件狀態零、還是具有數據條件狀態一(諸如二進位值零或一)。
[0059]非易失性存儲器單元106的數據條件狀態為一的變化單元電阻可以在十萬歐姆與二十萬歐姆之間的範圍內變動。非易失性存儲器單元106的數據條件狀態為零的變化單元電阻可以在四十萬歐姆與一百萬歐姆之間的範圍內變動。
[0060]電壓箝或位線電壓限制器240連接到每個位線226，以將電壓限制或箝位為當被讀取的非易失性存儲器單元106處於高電阻狀態(HRS)時發生的預定閾值水平，電壓箝或位線電壓限制器240被示為標記並且稱為BLV LMTR0高電阻狀態(HRS)也可以被稱為數據條件狀態一。低電阻狀態(LRS)也可以被稱數據條件狀態零。
[0061]當數據條件狀態在HRS窗口中時，位線電壓限制器240消除非易失性存儲器單元106上的作為變化的單元電阻的結果而引起的過電壓的發生。來自感測放大器236的讀取電流源被限流為提供HRS與LRS狀態之間的快速切換性能、同時不超過用戶設計約束或者降低非易失性存儲器內核116的可靠性和壽命預期所需的電流，用戶設計約束諸如功耗預算、噪聲預算、製造/測試成本、設計複雜性增加。
[0062]讀取電流源的電流限制可以基於當非易失性存儲器單元106處於LRS狀態時發生的最低的預期變化單元電阻。感測放大器使能216可以僅在存儲器讀取操作期間而不在存儲器寫入操作期間用於啟用位線電壓限制器240。
[0063]已經發現，被設計為僅在HRS狀態下的非易失性存儲器單元106的存儲器讀取期間工作並且不幹擾LRS狀態的存儲器讀取或存儲器寫入操作的位線電壓限制器240提供在保留用戶設計約束的同時改進存儲器可靠性的益處。
[0064]已經發現，位線電壓限制器240減小或消除作為單級單元(SLC)或多級單元(MLC)操作的非易失性存儲器單元106的電壓尖峰。
[0065]已經發現，通過防止在高電阻開關(HRS)數據條件狀態下的存儲器單元的存儲器讀取期間的過高電壓，位線電壓限制器240提供最大定時性能，同時消除壓力(stress)相關故障並且顯著地減少讀取幹擾問題。
[0066]已經發現，具有非易失性存儲器單元106的集成電路系統100的位線電壓限制器240將適當地在單極或雙極存儲器配置中起作用。
[0067]現在參照圖3,其中示出了圖2的部分的示例性示意圖,該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝的第一個例子。示出了模擬電路234、感測放大器236,set_reset驅動器232、單元供給級228和具有兩個非易失性存儲器單元106的一個非易失性存儲器組202的部分的示意性表示。
[0068]存儲器箝位電路系統或位線電壓限制器240被形成為具有半導體開關302，諸如電晶體、場效應電晶體(FET)、N型材料通過門開關裝置、N溝道FET裝置或NMOS裝置。位線電壓限制器240的半導體開關302可以連接到位線電壓限制器240的具有正向偏置壓降Vf的分流裝置或二極體304，以限制每個非易失性存儲器單元106上的壓降。
[0069]二極體304的陰極可以直接連接到地(本地地或模擬地)，二極體304的陽極直接連接到半導體開關302的一端。半導體開關302的與半導體開關302連接到二極體304的陽極的一端相對的另一端可以直接連接到非易失性存儲器單元106的位線226中的一個位線。位線電壓限制器240的二極體304可以被形成為連接到半導體開關302，半導體開關302在位線226與陽極304之間，並且被正向偏置到地。
[0070]連接在位線226中的所述一個位線與地之間的位線電壓限制器240可以僅被啟用用於存儲器讀取操作，以減小或消除由於二極體304的Vf (二極體304的正向電壓)而超過電壓閾值(Vth)最大值的電壓峰值或偏移。對於任何存儲器寫入操作，可以通過使用感測放大器使能216來使位線電壓限制器240與位線226中的所述一個位線隔離或斷開。感測放大器使能216可以分別對於存儲器讀取操作或存儲器寫入操作控制半導體開關302以啟用或禁用位線電壓限制器240的操作。
[0071]位線226中的所述一個位線還連接到感測放大器236的NMOS裝置輸出的源極。NMOS裝置的漏極由感測放大器236中的級聯NMOS裝置輸出的源極驅動。級聯NMOS裝置的漏極由感測放大器236的PMOS裝置的漏極驅動，該漏極用於產生發送到圖2的控制電路218的感測放大器輸出238。
[0072]感測放大器236的PMOS裝置的源極可以連接到ref節點330。ref節點330是從模擬電路234連接到模擬電流或電壓參考節點的連接點，以用於圖2的非易失性存儲器內核116內的所示出的各種電路系統和其他電路系統(未示出)的適當操作。感測放大器236如本說明書中對於圖2詳細描述的那樣進行操作。
[0073]位線226中的所述一個位線還連接到set_reset驅動器232的、用於產生如本說明書中對於圖2詳細描述的用於存儲器寫入操作的電壓或電流的電路系統。在存儲器讀取操作期間，通過來自圖2的控制電路218的驅動位線lowlevel332、驅動位線setlevel334和驅動位線reSetleVe1336的組合(或者可選地，用來自控制電路218的感測放大器使能216)使set_reset驅動器232的該電路系統禁用。
[0074]驅動位線lowlevel332、驅動位線setlevel334和驅動位線resetlevel336的組合用於執行存儲器寫入操作，驅動位線lowlevel332、驅動位線setlevel334和驅動位線resetlevel336分別被示為並且稱為DBL LOW,DBL SL和DBL RL。此外，set_reset驅動器232的電路系統使用來自模擬電路234的置位參考電壓338和復位參考電壓340以及地(諸如本地地或模擬地)來通過使用存儲器寫入操作將非易失性存儲器單元106設置為數據條件狀態一或零。
[0075]模擬電路234被示為包括感測放大器236使用的電流參考342，當通過位線226讀取數據條件狀態時，電流參考342被偏置為node_vread344以用於存儲器讀取操作，從而驅動通過位線226的單元電流。來自電流參考342的單元電流與非易失性存儲器單元106的被稱為電阻閾值(Rth)的存儲器單元電阻匹配，該存儲器單元電阻定義從其確定HRS和LRS的電阻值。例如，對於大於Rth的電阻範圍，將定義HRS，對於小於Rth的電阻範圍，將定義LRS。
[0076]與電流參考342串聯的PMOS 二極體346作為電流鏡用於驅動感測放大器，並且可以被稱為vgp_iref348。當PMOS 二極體346在飽和區中操作或工作時，vgp_iref348的電流使電流參考342鏡像。
[0077]當電流參考342在讀取操作期間流過感測放大器236的級聯裝置354(諸如NM0S)時，位線226的電壓被v_clamp352箝位。級聯裝置354裝置的源極通過由感測放大器使能216信號控制的NMOS裝置而被發送到半導體bl扇出裝置356(諸如NMOS裝置)的漏極。用於產生v_clamp352的電路系統的部分可以被分布到感測放大器236的電路系統。
[0078]非易失性存儲器單元106的第一端可以通過使用來自單元供給級228的單元參考229直接附連到地以用於存儲器讀取操作，所述第一端與非易失性存儲器單元106的耦合到位線226中的所述一個位線的第二端相對。字線204中的一個被示為連接到非易失性存儲器單元106中的一個，以使得能夠如本說明書中對於圖2詳細描述的那樣選擇非易失性存儲器單元106中的一個。
[0079]非易失性存儲器單元106的第二端直接附連到半導體bl扇出裝置356的源極，並且與非易失性存儲器單元106中的許多其他非易失性存儲器單元共享連接到位線226中的所述一個位線。半導體bl扇出裝置356可以由y_sel358控制，並且提供非易失性存儲器單元106與感測放大器236和set_reset驅動器232之間的扇出負載和電流驅動能力。
[0080]已經發現，具有半導體開關302和分流裝置或二極體304的位線電壓限制器240提供在保留用戶設計約束的同時改進存儲器可靠性的益處，位線電壓限制器240被設計為僅在HRS狀態下的非易失性存儲器單元106的存儲器讀取期間工作並且不幹擾LRS狀態的存儲器讀取或存儲器寫入操作。
[0081]已經發現，具有半導體開關302和分流裝置或二極體304的位線電壓限制器240減小或消除作為單級單元(SLC)或多級單元(MLC)操作的非易失性存儲器單元106的電壓尖峰。
[0082]已經發現，v_clamp352和級聯裝置354裝置與位線電壓限制器240的半導體開關302和分流裝置或二極體304組合提高位線226的信噪比，以用於來自非易失性存儲器單元106的感測放大器輸出238的數據條件狀態的可靠、精確的讀取註冊(registrat1n)。
[0083]已經發現，通過防止在高電阻開關(HRS)數據條件狀態下的存儲器單元的存儲器讀取期間的過高電壓，具有半導體開關302和分流裝置或二極體304的位線電壓限制器240提供最大定時性能，同時消除壓力相關故障並且顯著地減少讀取幹擾問題。
[0084]已經發現，半導體bl扇出裝置356和位線電壓限制器240的組合導致電路面積緊湊且小的非易失性存儲器單元106，益處是製造成本和複雜度低。
[0085]現在參照圖4，其中示出了舉例說明圖3的電壓箝用於存儲器讀取操作的電流對電壓的線圖。該線圖示出了Y軸用於指示垂直方向上遠離X軸增大的電流。X軸用於指示水平方向上遠離Y軸增大的電壓。
[0086]Rd_hrs402是示出在讀取高電阻狀態(HRS)時圖3的位線226的電壓和相關聯的通過非易失性存儲器單元106的電流值的繪圖。HRS_MIN404識別X軸上表示驗證數據條件狀態為一的HRS所需的最小電壓的電壓。HRS_UMIT406指示由圖3的位線電壓限制器240的電壓閾值Vth提供給圖3的位線226的預選的電壓極限值。
[0087]該電流對電壓線圖清晰地示出了位線電壓限制器240如何防止電壓峰值或偏移超過HRS_UMIT406的預定極限值。為了比較的目的，用點劃線繪製的LRSJMIN408示出了流過位線226以驗證數據條件狀態為低電阻狀態(LRS)所需的最小電流，並且LRS_MIN408不受位線電壓限制器240的影響。
[0088]已經發現，圖3中描述的直接附連到位線226的、被形成和構造為具有分流裝置或二極體304和半導體開關302的位線電壓限制器240通過允許更高電流與有界的HRS電壓偏移來提供改進的定時性能。
[0089]已經發現，圖3中描述的直接附連到位線226的、被形成和構造為具有分流裝置或二極體304和半導體開關302的位線電壓限制器240通過減少讀取幹擾錯誤並且延長非易失性存儲器單元106的故障間平均時間(MTBF)來提供大幅可靠性改進。
[0090]現在參照圖5,其中示出了圖3的示例性示意圖，該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝的第二個例子。電壓箝或位線電壓限制器240被形成為具有半導體開關302，並且可以連接到位線電壓限制器240的分流裝置或半導體電流宿(current sink) 504 (諸如半導體開關302),分流裝置或半導體電流宿504由運算放大器506 (OP-amp)控制以限制非易失性存儲器單元106上的壓降。
[0091]半導體電流宿504和運算放大器506可以包括在位線電壓限制器240中。半導體電流宿504的一端可以直接連接到地，半導體電流宿504的與連接到地的一端相對的另一端可以直接連接到半導體開關302的一端。半導體開關302的另一端可以直接連接到非易失性存儲器單元106的位線226中的一個位線。位線電壓限制器240的半導體電流宿504可以被形成為連接到半導體開關302，半導體開關302在位線226與半導體電流宿504之間。
[0092]運算放大器506的非反相輸入和輸出連接到半導體電流宿504的控制端子(諸如電晶體的柵極)。運算放大器506的非反相輸入用於從半導體開關302的輸出接收電壓反饋。位線電壓限制器240可以包括運算放大器506的反相輸入，該反相輸入連接到被稱為並且被示為Vsafe508的電壓以設置或調整Vth和通過半導體電流宿504吸收到地的電流。
[0093]通過非易失性存儲器單元106的單元表徵確定的vsafe508電壓是從未示出的數模轉換器(DAC)接收的。DAC可以位於模擬電路234中。電壓閾值(Vth)電壓可以等於vsafe508的電壓電平。半導體開關302、半導體電流宿504、運算放大器506和vsafe508的組合可以形成具有可調的精確的Vth的壓控電流宿，該壓控電流宿具有理想的到地裝置的電流宿的特性。
[0094]已經發現，通過防止在高電阻開關(HRS)數據條件狀態下的存儲器單元的存儲器讀取期間的過高電壓，使用由運算放大器506 (OP-amp)控制的分流裝置或半導體電流宿504來限制非易失性存儲器單元106上的壓降的壓控電流宿的精度提供最大定時性能，同時消除壓力相關故障並且顯著地減少讀取幹擾問題。
[0095]已經發現，圖5中描述的直接附連到位線226的、具有半導體開關302與由具有反饋的運算放大器506控制的分流裝置或半導體電流宿504的位線電壓限制器240通過允許更高電流與有界的HRS電壓偏移來提供改進的定時性能。
[0096]已經發現，v_clamp352和級聯裝置354裝置與位線電壓限制器240的半導體開關302和由運算放大器506控制的分流裝置或半導體電流宿504組合提高位線226的信噪比，以用於來自非易失性存儲器單元106的感測放大器輸出238的數據條件狀態的可靠、精確的讀取註冊。
[0097]已經發現，圖5中描述的直接附連到位線226的位線電壓限制器240通過延長非易失性存儲器單元106的故障間平均時間(MTBF)來提供大幅可靠性改進，位線電壓限制器240被形成和構造為具有半導體開關302與由運算放大器506控制的分流裝置或半導體電流宿504。
[0098]已經發現，半導體bl扇出裝置356和位線電壓限制器240的組合導致電路面積緊湊且小的非易失性存儲器單元106，益處是製造成本和複雜度低。
[0099]現在參照圖6，其中示出了舉例說明圖5的電壓箝用於存儲器讀取操作的電流對電壓的線圖。該線圖示出了Y軸用於指示垂直方向上遠離X軸增大的電流。X軸用於指示水平方向上遠離Y軸增大的電壓。
[0100]Rd_hrs602是示出在讀取高電阻狀態(HRS)時圖5的位線226的電壓和相關聯的通過非易失性存儲器單元106的電流值的繪圖。Hrs_min604識別X軸上表示驗證數據條件狀態為一的HRS所需的最小電壓的電壓。HRS_UMIT606指示由圖5的位線電壓限制器240的電壓閾值Vth提供給圖5的位線226的預選的電壓極限值。
[0101]該電流對電壓線圖清晰地示出了位線電壓限制器240如何防止電壓峰值或偏移超過HRS_UMIT606的預定極限值。為了比較的目的，用點劃線繪製的LRSJMIN608示出了流過位線226以驗證數據條件狀態為低電阻狀態(LRS)所需的最小電流，並且LRSJMIN608不受位線電壓限制器240的影響。
[0102]已經發現，圖5中描述的直接附連到位線226的位線電壓限制器240通過允許更高電流與有界的HRS電壓偏移來提供改進的定時性能，位線電壓限制器240被形成和構造為具有半導體開關302與由運算放大器506控制的分流裝置或半導體電流宿504。
[0103]現在參照圖7，其中示出了圖3的示例性示意圖，該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝的第三個例子。電壓箝或位線電壓限制器240被形成為具有半導體開關302，並且可以連接到位線電壓限制器240的分流裝置或噪聲免疫半導體電流宿712，諸如電晶體、場效應電晶體(FET)、P型通過門開關裝置、P溝道FET裝置或PMOS
>j-U ρ?α裝直。
[0104]噪聲免疫半導體電流宿712的一端可以直接連接到地，噪聲免疫半導體電流宿712的與連接到地的一端相對的另一端可以直接連接到半導體開關302的一端。半導體開關302的另一端可以直接連接到非易失性存儲器單元106的位線226中的一個位線。位線電壓限制器240的噪聲免疫半導體電流宿712可以被形成為連接到半導體開關302，半導體開關302在位線226與噪聲免疫半導體電流宿712之間。
[0105]電壓閾值Vth等於vsafe508電壓和Vgs電壓的總和。Vgs電壓等於vsafe508的電壓與噪聲免疫半導體電流宿712的直接連接到半導體開關302的一端的端部處的電壓之間的電壓幅值差。半導體開關302、半導體電流宿504、運算放大器506與vsafe508的組合可以形成具有可調整的精確的Vth的壓控電流宿，該壓控電流宿具有理想的到地裝置的電流宿的特性。
[0106]已經發現，由半導體開關302、半導體電流宿504、具有反饋的運算放大器506和vsafe508的組合提供的電壓箝的精度提供大幅存儲器壓力抑制，從而導致改進電阻型非易失性存儲器的可靠性。
[0107]已經發現，圖7中描述的直接附連到位線226的位線電壓限制器240通過允許更高電流與有界的HRS電壓偏移來提供改進的定時性能，該位線電壓限制器240被形成和構造為具有半導體開關302與分流裝置或噪聲免疫半導體電流宿712。
[0108]已經發現，v_clamp352和級聯裝置354裝置與位線電壓限制器240的半導體開關302和分流裝置或噪聲免疫半導體電流宿712組合提高位線226的信噪比，以用於來自非易失性存儲器單元106的感測放大器輸出238的數據條件狀態的可靠、精確的讀取註冊。
[0109]已經發現，圖7中描述的直接附連到位線226的位線電壓限制器240通過延長非易失性存儲器單元106的故障間平均時間(MTBF)來提供大幅可靠性改進，該位線電壓限制器240被形成和構造為具有半導體開關302與分流裝置或噪聲免疫半導體電流宿712。
[0110]已經發現，半導體bl扇出裝置356和位線電壓限制器240的組合導致電路面積緊湊且小的非易失性存儲器單元106，益處是製造成本和複雜度低。
[0111]現在參照圖8，其中示出了舉例說明圖7的電壓箝用於存儲器讀取操作的電流對電壓的線圖。該線圖示出了Y軸用於指示垂直方向上遠離X軸增大的電流。X軸用於指示水平方向上遠離Y軸增大的電壓。
[0112]RD_HRS802是示出在讀取高電阻狀態(HRS)時圖5的位線226的電壓和相關聯的通過非易失性存儲器單元106的電流值的繪圖。HRS_MIN804識別X軸上表示驗證數據條件狀態為一的HRS所需的最小電壓的電壓。HRS_UMIT806指示由圖7的位線電壓限制器240的電壓閾值Vth提供給圖7的位線226的預選的電壓極限值。
[0113]該電流對電壓線圖清晰地示出了位線電壓限制器240如何防止電壓峰值或偏移超過HRS_UMIT806的預定極限值。為了比較的目的，用點劃線繪製的LRSJMIN808示出了流過位線226以驗證數據條件狀態為低電阻狀態(LRS)所需的最小電流，並且LRSJMIN808不受位線電壓限制器240的影響。
[0114]已經發現，圖7中描述的直接附連到位線226的位線電壓限制器240通過在其他位線上允許更高電流與有界的HRS電壓偏移來提供改進的定時性能，該位線電壓限制器240被形成和構造為具有半導體開關302與分流裝置或噪聲免疫半導體電流宿712。
[0115]已經發現，圖7中描述的直接附連到位線226的位線電壓限制器240通過延長非易失性存儲器單元106的故障間平均時間(MTBF)來提供大幅可靠性改進，該位線電壓限制器240被形成和構造為具有半導體開關302與分流裝置或噪聲免疫半導體電流宿712。
[0116]現在參照圖9，其中示出了圖3的示例性示意圖，該示例性示意圖具有用於存儲器讀取和存儲器寫入操作的電壓箝的第四個例子。電壓箝或位線電壓限制器240被形成為具有半導體開關302，並且可以連接到分流裝置或電阻型補償裝置914，諸如固定或熱敏電阻器、矽離子溫度穩定電阻器、限壓半導體二極體、或溫變電阻熱敏電路或負係數齊納二極體。
[0117]位線電壓限制器240的電阻型補償裝置914的一端可以直接連接到地，電阻型補償裝置914的與連接到地的一端相對的另一端可以直接連接到半導體開關302的一端。半導體開關302的另一端可以直接連接到非易失性存儲器單元106的位線226中的一個位線。電阻型補償裝置914可以被形成為連接到半導體開關302，半導體開關302在位線226與電阻型補償裝置914之間。
[0118]具有電阻型補償裝置914的位線電壓限制器240與非易失性存儲器單元106的體電阻並聯導致通過非易失性存儲器單元106的淨電流減小。通過非易失性存儲器單元106的淨電流減小使位線226中的一個位線處的電壓減小以壓制施加於位線226中的所述一個位線的電壓。
[0119]壓制施加於位線226中的一個位線的電壓被定義為壓制電壓差。壓制電壓差可以是由電阻型補償裝置914提供的附加電流的結果，該附加電流被示為並且表示為模擬電路234中的附加電流916。
[0120]電阻型補償裝置914可以可選地被形成為具有可隨著溫度變化的電阻，以通過隨著溫度升高減小電阻來減小或消除超過電壓閾值(Vth)最大值的任何電壓峰值或偏移。半導體開關302和電阻型補償裝置914的組合可以對位線電壓限制器240提供簡單的、低成本的和自管理的實現。
[0121]已經發現，圖9中描述的直接附連到位線226的位線電壓限制器240通過允許更高電流與有界的HRS電壓偏移來提供改進的定時性能，該位線電壓限制器240被形成和構造為具有半導體開關302與分流裝置或電阻型補償裝置914。
[0122]已經發現，v_clamp352和級聯裝置354裝置與位線電壓限制器240的半導體開關302和分流裝置或電阻型補償裝置914組合提高位線226的信噪比，以用於來自非易失性存儲器單元106的感測放大器輸出238的數據條件狀態的可靠、精確的讀取註冊。
[0123]已經發現，圖9中描述的直接附連到位線226的位線電壓限制器240通過延長非易失性存儲器單元106的故障將平均時間(MTBF)來提供大幅可靠性改進，該位線電壓限制器240被形成和構造為具有半導體開關302與分流裝置或電阻型補償裝置914。
[0124]已經發現，半導體bl扇出裝置356和位線電壓限制器240的組合導致電路面積緊湊且小的非易失性存儲器單元106，益處是製造成本和複雜度低。
[0125]現在參照圖10，其中示出了舉例說明圖9的電壓箝用於存儲器讀取操作的電流對電壓的線圖。該線圖示出了Y軸用於指示垂直方向上遠離X軸增大的電流。X軸用於指示水平方向上遠離Y軸增大的電壓。
[0126]用點劃線繪製的LRSJMIN10S示出了流過位線226以驗證數據條件狀態所需的最小電流。LRSJMIN10S繪圖指示低電阻狀態(LRS)，並且不受位線電壓限制器240的影響。
[0127]NC_RD_HRS1012是示出在沒有位線電壓限制器240的電阻型補償裝置914的任何益處的情況下圖5的位線226的電壓和相關聯的通過非易失性存儲器單元106的電流值的繪圖。HRS_SHNT1014是示出具有位線電壓限制器240的電阻型補償裝置914的非易失性存儲器單元106的繪圖。在該線圖中，壓制電壓差可以被示為並且被稱為CLMP_DIFFV1016。
[0128]該電流對電壓線圖清晰地示出了位線電壓限制器240如何減小電壓峰值以防止不利於非易失性存儲器單元106的性能或可靠性的電壓偏移。還示出了被示為並且被稱為MAX_VTH的最大電壓閾值1018 (Vth)，最大電壓閾值1018是由被選擇和形成為具有隨溫度變化的電阻的電阻型補償裝置914通過預定溫度閾值下的電阻設置的。
[0129]已經發現，圖9中描述的直接附連到位線226的位線電壓限制器240通過允許更高電流與有界的HRS電壓偏移來提供改進的定時性能，該位線電壓限制器240被形成和構造為具有半導體開關302，並且可以連接到分流裝置或電阻型補償裝置914。
[0130]已經發現，圖9中描述的直接附連到位線226的位線電壓限制器240通過延長非易失性存儲器單元106的故障將平均時間(MTBF)來提供大幅可靠性改進，該位線電壓限制器240被形成和構造為具有半導體開關302，並且可以連接到分流裝置或電阻型補償裝置914。
[0131]現在參照圖11，其中示出了舉例說明圖1的集成電路系統100的圖3的非易失性存儲器單元106的讀取操作序列1102的存儲器單元讀取時序圖。示出了在讀取操作中用於確定非易失性存儲器單元106的數據條件狀態的相對信號序列。
[0132]要理解，用參考名稱和編號識別的單個信號不按任何特定順序次序顯示，而是要一起作為一個群組從左到右隨著時間推進或增加進行解釋。這些信號在讀取操作序列1102期間被示出。
[0133]示出並標記了基本上同時的字線204中的一個和從低到高到低電壓電平轉變的y_sel358。接著示出了在字線204和y_sel358信號處於高電壓電平時具有低到高到低電壓電平轉變的感測放大器使能216信號發生。
[0134]接著是在整個讀取操作序列1102期間被設置為高電壓電平的power sela230和power selb231 ο接著不出了作為power sela230和power selb231處於高電壓電平的直接結果的關於單元參考229信號處於低電壓電平的結果。接著示出了在基本上與感測放大器使能信號相同的時刻、在相對電壓方向上具有高到低到高電壓電平轉變的驅動位線lowlevel332 信號。
[0135]接著示出了在整個讀取操作序列1102期間被設置為高電壓電平的驅動位線setlevel334和復位參考電壓340。數據驗證窗口 1104被示出在感測放大器輸出238線上，表示在讀取操作序列1102期間讀取的非易失性存儲器單元106的內容(諸如數據條件狀態一或零)。
[0136]現在參照圖12，其中示出了舉例說明圖1的集成電路系統100的圖3的非易失性存儲器單元106的寫入復位操作序列1202序列的存儲器單元復位時序圖。要理解，用參考名稱和編號識別的單個信號不按任何特定順序次序顯示，而是要一起作為一個群組從左到右隨著時間推進或增加進行解釋。在寫入復位操作序列1202期間示出了將非易失性存儲器單元106的內容復位為數據條件狀態O的信號。
[0137]示出並標記了基本上同時的字線204中的一個和從低到高到低電壓電平轉變的y_sel358。接著示出了在整個寫入復位操作序列1202期間具有低電壓電平的感測放大器使能216信號。
[0138]接著是在整個寫入復位操作序列1202期間被設置為高電壓電平的powersela230 和 power selb231。接著不出了作為 power sela230 和 power selb231 處於高電壓電平的直接結果的關於單元參考229信號處於低電壓電平的結果。接著示出了在字線204轉變為高電壓電平時具有高到低到高電壓電平轉變的驅動位線lowleVe1332信號。
[0139]接著示出了驅動位線setleve1334在整個讀取操作序列1102期間被設置為高電壓電平並且復位參考電壓340類似於驅動位線lowleve1332那樣在基本上與驅動位線lowlevel332相同的時刻從高到低到高轉變。數據條件狀態O被存儲在非易失性存儲器單元106中，並且在寫入存儲窗口 1204期間出現在位線226信號中的一個上。
[0140]現在參照圖13，其中示出了舉例說明圖1的集成電路系統100的圖3的非易失性存儲器單元106的寫入置位操作序列的存儲器單元置位時序圖。要理解，用參考名稱和編號識別的單個信號不按任何特定順序次序顯示，而是要一起作為一個群組從左到右隨著時間推進或增加進行解釋。在寫入置位操作序列1302期間示出了將非易失性存儲器單元106的內容設置為數據條件狀態I的信號。
[0141]示出並標記了基本上同時的字線204中的一個和從低到高到低電壓電平轉變的y_sel358。接著示出了在整個寫入置位操作序列1302期間具有低電壓電平的感測放大器使能216信號。
[0142]接著是基本上在與字線204相同的時刻、在相對的電壓方向上從高到低到高電壓電平轉變的 power sela230 和 power selb231。接著不出了作為 power sela230 和 powerselb231信號轉變的直接結果的關於單元參考229信號從低到高到低電壓電平轉變的所得結果。接著示出了在字線204轉變為高電壓電平時驅動位線lowleve1332和驅動位線setleve1334信號都具有高到低到延長高的電壓電平轉變、之後為低到高的電壓電平轉變。
[0143]接著示出了復位參考電壓340在整個寫入置位操作序列1302期間被設置為高電壓電平。數據條件狀態I被存儲在非易失性存儲器單元106中，並且在寫入存儲窗口 1304期間出現在位線226信號中的一個上。
[0144]現在參照圖14，其中示出了本發明的另一實施例中的集成電路系統的製造方法1400的流程圖。方法1400包括:在方框1402中，提供集成電路管芯；在方框1404中，在集成電路管芯中形成非易失性存儲器單元，所述非易失性存儲器單元具有用於讀取該非易失性存儲器單元的數據條件狀態的位線；在方框1406中，在集成電路管芯中形成電壓箝，所述電壓箝具有連接到所述位線的、用於減小所述位線上的電壓偏移的半導體開關。
[0145]所得的方法、處理、設備、裝置、產品和/或系統是簡單的、成本有效的、不複雜的、高度通用的、精確的、靈敏的和有效的，並且可以通過採用已知的組件來實現以準備就緒地、高效率地、經濟地製造、應用和利用。
[0146]電壓箝或位線電壓限制器240可以通過減少HRS單元電阻的過度壓力問題來改進。例如，當BL上升到Vth時，位線電壓限制器240開啟，通過存儲器單元的電流減小。在另一個例子中，附連這樣的二極體裝置，該二極體裝置的Vth作用於對於HRS單元情況的BL的電壓限制器。在另一個例子中，二極體裝置可以用PMOS裝置或電壓反饋迴路取代。本發明可以通過減少讀取幹擾特性來改進存儲器操作，並且在讀取期間對於HRS單元提供過電壓壓力控制。
[0147]本發明的另一重要方面是，它有價值地支持並服務於降低成本、簡化系統和提高性能的歷史趨勢。
[0148]本發明的這些和其他有價值的方面因此至少將本技術的狀態推進到下一水平。
[0149]儘管已經結合特定的最佳模式描述了本發明，但是要理解，根據前面的描述，許多替代、修改和變化對於本領域技術人員將是顯而易見的。因此，意圖是包含落在所包括的權利要求的範圍內的所有這樣的替代、修改和變化。在本文中到目前為止闡述的或在附圖中示出的所有內容要從說明性、而非限制性的意義上來進行解釋。
【權利要求】
1.一種集成電路系統的製造方法，包括: 提供集成電路管芯； 在所述集成電路管芯中形成非易失性存儲器單元，所述非易失性存儲器單元具有用於讀取所述非易失性存儲器單元的數據條件狀態的位線；以及 在所述集成電路管芯中形成電壓箝，所述電壓箝具有連接到所述位線的、用於減小所述位線上的電壓偏移的半導體開關。
2.根據權利要求1所述的方法，其中，形成電壓箝包括形成連接到所述半導體開關的二極體，所述半導體開關在所述位線與所述二極體之間。
3.根據權利要求1所述的方法，其中，形成電壓箝包括形成連接到所述半導體開關的半導體電流宿，所述半導體開關在所述位線與所述半導體電流宿之間。
4.根據權利要求1所述的方法，其中，形成電壓箝包括形成連接到所述半導體開關的噪聲免疫半導體電流宿，所述 半導體開關在所述位線與所述噪聲免疫半導體電流宿之間。
5.根據權利要求1所述的方法，其中，形成電壓箝包括形成連接到所述半導體開關的電阻型補償裝置，所述半導體開關在所述位線與所述電阻型補償裝置之間。
6.一種集成電路系統的製造方法，包括: 提供集成電路管芯； 在所述集成電路管芯中形成非易失性存儲器單元，所述非易失性存儲器單元具有用於讀取所述非易失性存儲器單元的數據條件狀態的位線；以及 在所述集成電路管芯中形成電壓箝，所述電壓箝具有連接在所述位線與所述集成電路管芯的地之間的、用於減小所述位線上的電壓偏移的半導體開關。
7.根據權利要求6所述的方法，還包括在所述半導體開關與所述地之間連接正向偏壓的二極體。
8.根據權利要求6所述的方法，還包括: 在所述半導體開關與所述地之間連接半導體電流宿；以及 將運算放大器連接到所述半導體電流宿。
9.根據權利要求6所述的方法，還包括在所述半導體開關與所述地之間連接噪聲免疫半導體電流宿。
10.根據權利要求6所述的方法，還包括在所述半導體開關與所述地之間連接熱敏電阻器。
11.一種集成電路系統，包括: 集成電路管芯； 所述集成電路管芯中的非易失性存儲器單元，所述非易失性存儲器單元具有用於讀取所述非易失性存儲器單元的數據條件狀態的位線；以及 所述集成電路管芯中的電壓箝，所述電壓箝具有連接到所述位線的、用於減小所述位線上的電壓偏移的半導體開關。
12.根據權利要求11所述的系統，還包括連接到所述半導體開關的二極體，所述半導體開關在所述位線與所述二極體之間。
13.根據權利要求11所述的系統，還包括連接到所述半導體開關的半導體電流宿，所述半導體開關在所述位線與所述半導體電流宿之間。
14.根據權利要求11所述的系統，還包括連接到所述半導體開關的噪聲免疫半導體電流宿，所述半導體開關在所述位線與所述噪聲免疫半導體電流宿之間。
15.根據權利要求11所述的系統，還包括連接到所述半導體開關的電阻型補償裝置，所述半導體開關在所述位線與所述電阻型補償裝置之間。
16.根據權利要求11所述的系統，其中，所述電壓箝連接在所述位線與所述集成電路管芯的地之間。
17.根據權利要求16所述的系統，還包括連接在所述半導體開關與所述地之間的二極體，所述二極體正向偏壓到所述地。
18.根據權利要求16所述的系統，包括: 連接在所述半導體開關與所述地之間的半導體電流宿；以及 連接到所述半導體電流宿的運算放大器。
19.根據權利要求16所述的系統，還包括連接在所述半導體開關與所述地之間的噪聲免疫半導體電流宿。
20.根據權利要求16所述的系統，包括連接在所述半導體開關與所述地之間的熱敏電阻器 。
【文檔編號】H01L21/8247GK104051349SQ201410086816
【公開日】2014年9月17日 申請日期:2014年3月11日 優先權日:2013年3月15日
【發明者】北川真, 對馬朋人, 大塚渉, 囯廣恭史 申請人:索尼公司