多制式高速數據機的製作方法

2023-06-26 03:08:21

專利名稱：多制式高速數據機的製作方法
技術領域：
本發明涉及新一代寬帶通信衛星領域的一種數據機，尤其是一種具有多制式的高速數據機。
背景技術：
現有的數據機多數由按鍵盤、監控電路、液晶顯示器、調製基帶單元、調製中頻單元、解調中頻單元、解調基帶單元組成，可通過本機的按鍵操作修改或監測本機的狀態，並通過與監控電路連接的液晶顯示器顯示，液晶顯示器只能顯示監測到的本機的狀態，不具備信號釆集和分析功
能。設備最高速率只能達到45Mbps，釆用的調製方式為BPSK、 QPSK、 8PSK。埠A、 B分別為外部基帶碼流輸入和輸出埠。
隨著衛星通信的信息容量不斷增加，現有衛星的通信容量和發送功率偏低的問題限制了應用需求的發展。如何在有限的衛星帶寬內和較低的發射功率下，儘可能多的傳送數據是一個迫切需要解決的問題。
另外，隨著我國衛星通信事業的發展，各種新型的調製解調方式得到應用，而原有的通信設備卻不能被淘汰，因此現有的衛星通信體制變得越來越繁雜，使用部門面臨著大量的互相不兼容的通信設備，阻礙了衛星通信的進一步應用。迫切需要研製適用多種衛星通信體制的數據機，能夠與現有的多種衛星通信終端實現互聯互通。
軟體實現上，現有設備所有單元的軟體升級，必須直接在單元模塊上通過下載電纜實現，開放性和可擴展性較差。當加入新的硬體時還需要對監控軟體同時進行升級，且監控單元數據傳輸、存儲和處理能力較差，液晶顯示器的顯示能力有限，不能實現誤碼測試、關鍵節點的頻譜和星座圖顯示等功能。發明內容為解決現有技術中存在的不足，本發明提供了一種以軟體無線電技術為核心、在提高衛星通信系統的傳輸效率及增強衛星通信終端的通用性、靈活性的基礎上，實現數據的釆集與下載。
為實現上述目的，本發明的多制式高速數據機，在主控程序的控制支持下，包括
調製解調單元，用於接收外部基帶碼流並對該基帶碼流進行處理、轉
換；
電源，用於各部件電源供給、與各部件電源並聯；
主控單元，用於實現與顯示控制終端的信息交換，並實現對調製解調
單元的控制；
CPCI總線板，用於實現主控單元與調製解調單元的信息交換。上述的調製解調單元包括，
調製基帶板，用於將接收的外部基帶碼流轉換成零中頻正交信號並輸
出；
調製中頻板，用於提供調製基帶板所需的各種時鐘信號，並將零中頻正交信號進行正交混頻後調製到L頻段，並經帶通濾波和輸出電平控制輸
出；
解調中頻板，用於接收調製中頻板的輸出信號，並將該信號與固定頻
率源混頻至C頻段、變頻到固定中頻900MHZ放大後輸出；
解調基帶板，用於調整解調中頻板的時鐘信號，接收解調中頻板的輸出信號，並對該信號進行並行解調和信道解碼後，輸出該解碼的時鐘信號和數據信息。
上述的調製基帶板由高速FPGA晶片、高速數模轉換晶片、時鐘管理晶片及存儲器組成，高速FPGA晶片用於接收外部基帶流碼、並將該基帶流碼轉換成正交信號輸出；高速數模轉換晶片為高速FPGA晶片提供工作時鐘、
接收正交信號並將該信號轉換為零中頻正交信號輸出；時鐘管理晶片用於
提供高速數模轉換晶片的工作時鐘；高速FPGA晶片通過存儲器與CPCI總線板相連，用於數據採集和下載。
解調基帶板由高速模數轉換晶片、高速FPGA晶片、存儲器組成，所述的高速模數轉換晶片接收解調中頻板的輸出信號並對該信號帶通採樣後輸
出；高速FPGA晶片用於接收高速模數轉換晶片的輸出信號、解調和解碼後輸出該解碼的時鐘信號和數據信息；高速FPGA晶片通過存儲器與CPCI總線板相連，用於數據釆集和下載。
採用上述技術方案，其效果如下
1、 增設硬體平臺基礎CPCI總線板，調製基帶板、解調基帶板、調製中頻板、主控單元和解調中頻板卡都插入CPCI機箱中，平臺具有可擴展性，可通過增加CPCI板卡增加信號處理能力；
2、 主控單元與原有的監控單元不同，安裝了作業系統，通過CPCI總線板對其他板卡進行DMA讀寫操作，使得本發明具有程序動態加載、誤碼測試、關鍵節點的頻譜和星座圖顯示功能，增加內部狀態監控能力，提高了可用性。
3、 誤碼測試、調製基帶板和解調基帶板兩塊板卡中的關鍵節點的頻譜和星座圖都可通過主控單元與CPCI總線板之間的信息交換，在顯示器上顯示，還可以通過CPCI總線板重載新的FPGA程序來適應不同的碼速率和調
制體制；
4、 利用帶通釆樣技術可實現多制式(以連續和突發兩種模式實現的QPSK、 8PSK、 16APSK等調製方式)及可變速率，最高速率可達155M，可以
工作在極低信噪比條件下，有效降低了對衛星發送功率和帶寬的要求，提
高了通信通信系統的傳輸效率。


下面結合附圖及具體實施方式
對本發明作更進一步詳細說明
圖l是現有數據機結構原理框圖；圖2是現有調製基帶板的結構原理框圖；圖3是現有解調基帶板的結構原理框6圖4是本發明的結構原理框圖；圖5是本發明的調製基帶板的結構原理框圖；圖6是本發明的解調基帶板的結構原理框圖。
具體實施例方式
由圖1所示的現有數據機結構原理框圖可知，現有技術的數據機它包括按鍵盤17、監控電路18、液晶顯示器19、調製基帶單元20、調製中頻單元21、解調中頻單元22、解調基帶單元23。監控電路18輸入端與按鍵盤17輸出端連接，通過本機的按鍵操作修改或監測本機的狀態，並通過與監控電路18輸出端連接的液晶顯示器19顯示，液晶顯示器19隻能顯示監測到的本機的狀態，不具備信號釆集和分析功能。設備最高速率只能達到45Mbps，釆用的調製方式為BPSK、 QPSK、 8PSK。埠A、 B分別為外部基帶碼流輸入和輸出埠。
由圖2所示的現有的調製基帶板的結構原理框圖可知，現有設備的調製基帶板由FPGA晶片24、數模轉換晶片25、 26和鎖相環27組成，其中FPGA晶片24、數模轉換晶片25、 26的時鐘由鎖相環27提供，FPGA晶片24輸出的I、 Q正交串行信號分別送給數模轉換晶片25、 26進行DAC變換。現有設備的FPGA晶片24、數模轉換晶片25、 26和鎖相環27都無法在高速率時正常工作。
由圖3所示的現有解調基帶板的結構原理框圖可知，現有設備的解調基帶板由模數轉換晶片28、 29、 FPGA晶片30、 DDS (直接數字頻率合成器)模塊31組成。其中FPGA晶片30時鐘由DDS模塊31提供，模數轉換晶片28、 29的時鐘由DDS模塊31通過FPGA晶片30提供，解調中頻板22輸出的零中頻正交信號分別送給數模轉換晶片28、 29進行ADC變換。
圖4所示為本發明的結構原理框圖。下面結合圖4闡述本發明的具體實施方式
。
由圖4所示可知，本發明的多制式高速數據機，在主控程序的控制支持下，包括調製解調單元16,主控單元6(CR9),顯示控制終端7， CPCI總線板1(CPCISPEC2. 0-008 )，提供電源的、與各部件電源端並聯的電源8， 該調製解調單元包括調製基帶板2，調製中頻板3，解調中頻板4，解調基 帶板5。
其中調製基帶板2輸入端4腳與外部輸入埠 A連接，埠 A的數據
類型可以是串行或並行的數位訊號，可釆用突發或連續方式的數據流。 下面以調製方式為QPSK的連續串行數據來闡述信號在本發明中的處理和轉 化流程(其他調製方式、編碼方式及連續或突發模式都可通過CPCI總線改 變加載程序來實現)調製基帶板2輸入端1腳與調製中頻板3輸出端3腳 相連，為調製基帶板2提供所需要的各種時鐘信號，調製基帶板2將連續 的串行數據流LDPC編碼後經過映射形成QPSK數據流，再經成形內插濾波 後送到DAC進行數模轉換，然後將輸出端的零中頻正交信號2腳、3腳與調 制中頻板3輸入端4腳、5腳相連，作為調製中頻板3的輸入信號；調製中 頻板3的輸入信號經正交混頻後直接調製到L頻段，再經帶通濾波和輸出 電平控制，由輸出端1腳送到解調中頻板4輸入端4腳；解調基帶板5輸 出端6腳通過調整解調中頻板4輸入端5腳的晶振來調整解調中頻板4輸 出端1腳傳送給解調基帶板5輸入端1腳的時鐘信號，解調中頻板4將L 頻段信號首先與固定頻率源混頻至C頻段，再經可變頻率綜合器將輸入信 號變頻到固定中頻900MHz放大後，由輸出端2腳送給解調基帶板5輸入端 2腳作為該板塊的輸入信號；該信號由ADC帶通釆樣得到300MHz附近的數 字中頻信號，經過正交數字下變頻後得到基帶I、 Q信號，再經過匹配濾波 器後、定時恢復、載波恢復後完成並行信道解碼，將解碼輸出的時鐘和數 據由輸出端3腳、4腳輸出，與外部輸出埠 B、 C相連最終完成調製解調； 主控單元6輸入端1腳通過數據線與液晶顯示器7輸出端1腳相連；CPCI 總線板l埠 1 5腳分別與調製基帶板2埠 5腳、調製中頻板3埠 2 腳、解調中頻板4埠 3腳、解調基帶板5埠 5腳和主控單元6埠 2 腳相連；主控單元6通過CPCI總線板1可實現數據下載、釆集和計算，並 可以在液晶顯示器7實現誤碼測試、關鍵節點的頻譜和星座圖顯示功能。電源8輸出口 +V1、 +V2、 +V3電源端與各部件相應電源端並接。工作模式、 數據速率、調製方式和編碼方式均可由液晶顯示器通過主控單元6和CPCI 總線板1控制調製基帶板2埠 5腳、解調基帶板5埠 5腳重載不同的 FPGA程序實現；L頻段(950Mhz 1450Mhz)的段內頻率的設置同樣可以由 液晶顯示器通過主控單元6和CPCI總線板1控制調製中頻板3埠 2腳的 頻率綜合器來實現。
由圖5所示可知，本發明的調製基帶板2由高速FPGA(現場可編程門陣
列)晶片9、高速數模轉換晶片IO、時鐘管理晶片ll、存儲器12組成，其 中高速FPGA晶片9輸入端10腳與外部基帶碼流輸入埠 A連接，高速FPGA 晶片9輸入端1腳與高速數模轉換晶片10輸出端1腳相連，為高速FPGA 晶片9提供時鐘，高速數模轉換晶片10輸入端9腳與時鐘管理晶片11輸 出端l腳連接，時鐘管理晶片ll為高速數模轉換晶片IO提供工作時鐘；高 速FPGA晶片9輸出端2-5腳為調製基帶板2的數字輸出正交信號，每腳代 表一組I、 Q正交信號，四路數據並行輸出，每路速率可達155Mbps，串行 速率可達620Mbps，四路並行數據分別與高速數模轉換晶片10輸入端2~5 腳連接，高速數模轉換晶片IO輸出端IO腳、ll腳作為轉換後的模擬信號 分別與調製中頻板3輸入端4腳、5腳連接；高速FPGA晶片9、時鐘管理 晶片11各輸入端8腳與電源8輸出端+Vl電壓端相連，高速數模轉換晶片 10輸入端8腳與電源8輸出端-V2電壓端栢連，各輸入端9腳與地端相連， 高速FPGA晶片9埠 7腳通過存儲器12與CPCI總線板l的1腳相連，實
現數據釆集和下載。
由圖6所示可知，本發明的解調基帶板5由高速模數轉換晶片13、高 速FPGA晶片14、存儲器15組成。其中高速模數轉換晶片13輸入端1腳與 解調中頻板4輸出端900Mbps中頻信號l腳相連，由高速模數轉換晶片13 帶通釆樣後在輸出端5 8腳輸出四路最高速率為300Mbps的並行數據與高 速FPGA晶片14輸入端l-4腳連接，進行並行解調和解碼；高速FPGA芯 片14輸出端6腳通過調整解調中頻板4輸入端5腳的晶振來調整解調中頻
9板4輸出端2腳傳送給高速FPGA晶片14輸入端5腳和高速模數轉換晶片 13輸入端3腳的時鐘信號，高速FPGA晶片14輸出端10腳、ll腳分別為 高速解碼數據流和時鐘，與外部埠 B、 C連接；高速模數轉換晶片13和 高速FPGA晶片14輸入端2腳和7腳與電源8輸出端+Vl電壓端相連，輸入 端4腳和8腳與地端相連。高速FPGA晶片14埠 9腳通過存儲器15與CPCI 總線板1的4腳相連，實現數據釆集和下載。
在本發明中，信號的採樣頻率超過lGHz,晶片間的數據信號傳遞速率也 超過155MHz,在這樣高的速率下，印製板的布線情況將會影響數據的正確傳 輸，因此我們釆用具有仿真功能的設計軟體一Cadence，確立正確的布線規 則，通過Cadence計仿真軟體有效的仿真電路中存在的潛在問題，通過調 整布局、布線有效的避免時序邏輯的競爭和冒險。
以上雖然結合附圖描述了本發明的實施方式，但是本領域技術人員可 以在所附權利要求的範圍內做出各種變形或修改。
權利要求
1、一種多制式高速數據機，在主控程序的控制支持下，包括調製解調單元(16)，用於接收外部基帶碼流並對該基帶碼流進行處理、轉換；電源(8)，用於各部件電源供給、與各部件電源並聯；其特徵在於主控單元(6)，用於實現與顯示控制終端(7)的信息交換，並實現對調製解調單元(16)的控制；CPCI總線板(1)，用於實現主控單元(6)與調製解調單元(16)的信息交換。
2、 根據權利要求1所述的多制式高速數據機，其特徵在於所 述的調製解調單元(16)包括，調製基帶板(2),用於將接收的外部基帶碼流轉換成零中頻正交信號 並輸出；調製中頻板(3),用於將零中頻正交信號進行正交混頻後調製到L頻 段，並經帶通濾波和輸出電平控制輸出；解調中頻板(4),用於接收調製中頻板(3)的輸出信號，並將該信號 與固定頻率源混頻至C頻段、變頻到固定中頻900MHZ放大後輸出；解調基帶板(5),用於調整解調中頻板(4)的時鐘信號，接收解調中 頻板(4)的輸出信號，並對該信號進行並行解調和信道解碼後，輸出該譯 碼的時鐘信號和數據信息。
3、 根據權利要求2所述的多制式高速數據機，其特徵在於所述 的調製基帶板(2)由高速FPGA晶片(9)、高速數模轉換晶片(10)、時鐘 管理晶片(11)及存儲器(12)組成，所述的高速FPGA晶片(9)用於接 收外部基帶流碼、並將該基帶流碼轉換成正交信號輸出；高速數模轉換芯 片(10)為高速FPGA晶片(9)提供工作時鐘、接收正交信號並將該信號 轉換為零中頻正交信號輸出；時鐘管理晶片(11)用於提供高速數模轉換晶片(10)的工作時鐘；高速FPGA晶片(9)通過存儲器(12)與CPCI總線板(1)相連，用於數據釆集和下載。
4、根據權利要求2所述的多制式高速數據機，其特徵在於所述 的解調基帶板(5)由高速模數轉換晶片(13)、高速FPGA晶片(14)、存 儲器(15)組成，所述的高速模數轉換晶片(13)接收解調中頻板(4)的 輸出信號並對該信號帶通採樣後輸出；高速FPGA晶片(14)用於接收高速 模數轉換晶片(13)的輸出信號、解調和解碼後輸出該解碼的時鐘信號和 數據信息；高速FPGA晶片(14)通過存儲器(15)與CPCI總線板(1)相 連，用於數據釆集和下載。
全文摘要
本發明涉及新一代寬帶通信衛星領域的一種數據機，尤其是一種具有多制式高速數據機。該多制式高速數據機，在主控程序的控制支持下，包括調製基帶板(2)，調製中頻板(3)，解調中頻板(4)，調製基帶板(5)，主控單元(6)，CPCI總線板(1)，及電源(8)。採用該技術方案，在提高衛星通信系統的傳輸效率及增強衛星通信終端的通用性、靈活性的基礎上，具有程序動態加載、誤碼測試、關鍵結點的頻譜和星座圖顯示功能。
文檔編號H04L27/00GK101505186SQ20091007396
公開日2009年8月12日 申請日期2009年3月20日 優先權日2009年3月20日
發明者平 崔, 崔霞霞, 江會娟, 胡麗格, 胡天甲, 苟曉剛, 郄紹輝 申請人:中國電子科技集團公司第五十四研究所