鎖相環以及時鐘和數據恢復電路的製作方法

2023-06-26 04:40:21

鎖相環以及時鐘和數據恢復電路的製作方法
【專利摘要】本發明涉及具有減小的穩定相位誤差的時鐘和數據恢復電路和鎖相環。時鐘和數據恢復電路或鎖相環均包括第一電流源，其用於通過第一信號線提供充電電流；第二電流源，其用於通過與所述第一信號線分離地設置的第二信號線提供放電電流；環路濾波器，其用於將所述充電電流轉換成第一電壓信號並通過第三信號線輸出所述第一電壓信號，並用於將所述放電電流轉換成第二電壓信號並通過第四信號線輸出所述第二電壓信號；電壓控制振蕩器，其頻率由所述第一電壓信號和所述第二電壓信號控制；以及相位比較電路或頻率和相位比較電路，其用於向所述第一電流源和所述第二電流源中的每者提供控制反饋信號。
【專利說明】鎖相環以及時鐘和數據恢復電路

【技術領域】
[0001] 本發明涉及鎖相環（phase locked loop)以及時鐘和數據恢復電路（clock and data recovery circuit)〇

【背景技術】
[0002] 近年來，在信息設備、全高畫質電視等的領域中，需要高速及低成本地傳輸大容量數 字數據。因此，廣泛地使用高速串行傳輸（fast serial transmission)。用於高速串行傳 輸的接收器使用利用鎖相環技術的時鐘和數據恢復電路（在下文中簡稱為"CDR"）再生與 所接收的經過預編碼的數據序列同步的時鐘，且再生數據。
[0003] 注意，日本未審專利申請2010-35098 (JP-A-2010-35098)記載的技術被視為與本 發明的技術相似。JP-A-2010-35098披露了如下鎖相環，該鎖相環的固有頻率為ω n和阻尼 係數ξ均可自由變化，且均允許校準。
[0004] 圖25是現有技術的鎖相環2501的框圖。
[0005] 頻率和相位比較電路102將參考時鐘的頻率和相位中的每者與反饋時鐘的頻率 和相位中的每者進行比較，並且基於比較結果輸出均是PWM控制信號的UP信號和DN信號。 電荷泵2502基於UP信號和DN信號輸出電流。具體地，電荷泵2502將數位訊號轉換為電 流信號。環路濾波器2503將不必要的高頻成分從電流信號（S卩，電荷泵2502的輸出信號） 中移除，並將電流信號轉換為電壓信號。該電壓信號用於控制電壓控制振蕩器2504。電壓 控制振蕩器2504基於接收到的電壓信號輸出VC0時鐘，VC0的時鐘振蕩頻率受到控制。VC0 時鐘被分頻器110分頻成預定頻率，並接著被發送到頻率和相位比較電路102。
[0006] 圖26是現有技術中的⑶R2601的框圖。
[0007] CDR2601的操作和鎖相環2501的操作類似。
[0008] 首先，鎖定檢測器202將輸入數據信號的頻率和相位中的每者與第一反饋時鐘信 號的頻率和相位中的每者進行比較，以確定頻率差異和相位差異中的每者是否處於相位比 較電路的鎖定範圍內。當差異不處於鎖定範圍內時，多路復用器203a和203b被選擇成位 於頻率和相位比較電路204 -側。當差異處於鎖定範圍內時，多路復用器203a和203b被 選擇成位於相位比較電路205 -側。
[0009] 頻率和相位比較電路204將輸入數據信號的頻率和相位中的每者與第一反饋時 鍾信號的頻率和相位中的每者進行比較，並基於比較結果輸出UP信號和DN信號，UP信號和 DN信號均為PWM控制信號。電荷泵2502基於通過多路復用器203a和203b接收的UP信號 和DN信號輸出電流。具體地，電荷泵2502將這些數位訊號轉換為電流信號。環路濾波器 2503移除電流信號（即，電荷泵2502的輸出信號）中的不必要的高頻成分，並將電流信號 轉換為電壓信號。該電壓信號用於控制電壓控制振蕩器2504。電壓控制振蕩器2504基於 接收到的電壓信號輸出第二反饋時鐘（VC0時鐘），第二反饋時鐘的振蕩頻率受到控制。第 二反饋時鐘信號被相位比較電路205接收，而且第二反饋時鐘信號被分頻器110分頻成預 定頻率並接著被發送到頻率和相位比較電路204。
[0010] 如同頻率和相位比較電路204,相位比較電路205將輸入數據信號的相位與第二 反饋時鐘信號的相位進行比較，並且基於比較結果輸出UP信號和DN信號，UP信號和DN信 號均是PWM控制信號。UP信號和DN信號分別作為數位訊號被多路復用器203a和203b接 收。多路復用器203a和203b的信號處理或後級的信號處理類似於頻率和相位比較電路 204的信號處理。相位比較電路205輸出恢復時鐘和恢復數據，恢復時鐘的頻率與第二反饋 時鐘的頻率相同，且恢復數據的相位與恢復時鐘的相位同步。在鎖定檢測器202所輸出的 鎖定檢測信號將多路復用器203控制成處於相位比較電路一側時，恢復時鐘和恢復數據被 後續電路處理，由此能夠從輸入數據信號中提取原始數據。
[0011] 在嘗試實現高速⑶R期間，發明人發現在圖25所示的鎖相環2501以及圖26所示 的CDR2601的現有技術中均出現了由電荷泵2502引起的穩定相位誤差（stationary phase error)〇
[0012] 圖27A和圖27B分別是用於說明鎖相環和⑶R中的穩定相位誤差的波形圖。
[0013] 圖27A為用於說明鎖相環中的穩定相位誤差的波形圖。當將參考時鐘與反饋時鐘 進行比較時，儘管處於完全同步的穩定狀態，但仍出現相位位移。該相位位移對應於穩定相 位誤差。
[0014] 圖27B為用於說明CDR中的穩定相位誤差的波形圖。當將恢復時鐘和恢復數據進 行比較時，儘管處於完全同步的穩定狀態，但恢復時鐘的邊沿（其原來應當位於恢復數據 的數據中心處）出現了相對於數據中心的相位位移。該相位位移對應於穩定相位誤差。
[0015] 穩定相位誤差的第一起因是作為電荷泵的實體的兩個電流源輸出的電流之間的 不匹配。對於不匹配，存在多種原因。不匹配主要是由在同時開啟兩個電流源時產生的直 通電流（shoot-through current)引起的。
[0016] 用於控制電流源的UP信號和DN信號均為PWM信號，且它們的波形的上升沿和下 降沿隨著頻率的增加而變鈍。具體來說，隨著操作頻率的增加，由在開關信號發生變化的時 間點處出現的微小直通電流引起的不匹配變得越來越不可忽視。
[0017] 穩定相位誤差的第二個起因在於，在開關信號發生變化的時間點處，開關信號自 身經由（作為兩個電流源的實體的）M0SFET中所包括的寄生電容影響了充電電流和放電電 流。這種現象被稱作時鐘饋通（clock feed-through)。


【發明內容】

[0018] 因此，期望提供減小了穩定相位誤差的鎖相環和時鐘和數據恢復電路。
[0019] 為了解決上述問題，本發明的實施例提出了一種時鐘和數據恢復電路，其包括：第 一電流源，其用於通過第一信號線提供充電電流；第二電流源，其用於通過與所述第一信號 線分離地設置的第二信號線提供放電電流；環路濾波器，其用於將所述充電電流轉換成第 一電壓信號並通過第三信號線輸出所述第一電壓信號，並用於將所述放電電流轉換成第二 電壓信號並通過第四信號線輸出所述第二電壓信號；電壓控制振蕩器，其用於接收所述第 一電壓信號和所述第二電壓信號以控制所述電壓控制振蕩器的頻率；以及相位比較電路， 其用於從外部接收數據信號並從所述電壓控制振蕩器接收時鐘信號，且用於向所述第一電 流源和所述第二電流源中的每者提供控制信號並產生恢復時鐘信號和恢復數據信號。
[0020] 而且，為了解決上述問題，本發明的實施例提出了一種鎖相環，其包括：第一電流 源，其用於通過第一信號線提供充電電流；第二電流源，其用於通過與所述第一信號線分離 地設置的第二信號線提供放電電流；環路濾波器，其用於將所述充電電流轉換成第一電壓 信號並通過第三信號線輸出所述第一電壓信號，且用於將所述放電電流轉換成第二電壓信 號並通過第四信號線輸出所述第二電壓信號；電壓控制振蕩器，其用於接收所述第一電壓 信號和所述第二電壓信號以控制所述電壓控制振蕩器的頻率；及頻率和相位比較電路，其 用於從外部接收參考信號並從所述電壓控制振蕩器接收振蕩信號，且用於向所述第一電流 源和所述第二電流源中的每者提供控制信號。
[0021] 根據本發明的上述實施例，提供了具有減小的穩定相位誤差的鎖相環和時鐘和數 據恢復電路。
[0022] 通過下面的實施例的說明闡釋了其它問題、構造和效果。
[0023] 應當理解，上面的簡要說明和下面的詳細說明均是示例性的，且旨在進一步說明 本發明所要保護的技術。

【專利附圖】

【附圖說明】
[0024] 所包含的附圖提供了對本發明的進一步理解，且將其合併到說明書中以構成說明 書的一部分。附圖與說明書一起闡釋了實施例並用於說明發明原理。
[0025] 圖1是根據本發明實施例的鎖相環的框圖。
[0026] 圖2是根據本發明實施例的時鐘和數據恢復電路的框圖。
[0027] 圖3A和3B是用於說明現有技術的電荷泵和作為本發明的實施例的電荷泵之間的 差異的示意圖。
[0028] 圖4是根據現有技術的第一示例的電荷泵和環路濾波器的電路圖。
[0029] 圖5是根據本發明的第一實施例的電荷泵和環路濾波器的電路圖
[0030] 圖6是根據現有技術的第二示例的電荷泵和環路濾波器的電路圖。
[0031] 圖7是根據本發明的第二實施例的電荷泵和環路濾波器的電路圖
[0032] 圖8是根據現有技術的第三示例的電荷泵和環路濾波器的電路圖。
[0033] 圖9是根據本發明的第三實施例的電荷泵和環路濾波器的電路圖
[0034] 圖10A和10B分別是示出了示例性相位比較電路的電路圖和輸出信號的時序圖。
[0035] 圖11是主要示出了由電荷泵接收的信號的波形和從電荷泵輸出的信號的波形的 時序圖。
[0036] 圖12是在圖8的現有技術的電荷泵和環路濾波器中輸入數據信號為1UI時的情 況下的波形圖。
[0037] 圖13是在圖9的作為本發明的第三實施例的電荷泵和環路濾波器中輸入數據信 號為1UI時的情況下波形圖。
[0038] 圖14是比較地示出了圖12和圖13的電流波形的波形圖。
[0039] 圖15是在圖8的現有技術的電荷泵和環路濾波器中輸入數據信號為2Π 時的情 況下的波形圖。
[0040] 圖16是在圖9的作為本發明的第三實施例的電荷泵和環路濾波器中輸入數據信 號為2Π 時的情況下波形圖。
[0041] 圖17是比較地示出了圖15和圖16的電流波形的波形圖。
[0042] 圖18A和18B均是根據本發明的第四實施例的第一示例的環路濾波器的電路圖。
[0043] 圖19A和19B均是根據本發明的第四實施例的第二示例的環路濾波器的電路圖。
[0044] 圖20A和20B均是根據本發明的第四實施例的第三示例的環路濾波器的電路圖。 [0045] 圖21是根據本發明的第五實施例的第一示例的電壓控制振蕩器的電路圖。
[0046] 圖22是根據本發明的第五實施例的第二示例的電壓控制振蕩器的電路圖。
[0047] 圖23是根據本發明的第五實施例的第三示例的電壓控制振蕩器的電路圖。
[0048] 圖24是根據本發明的第五實施例的第四示例的電壓控制振蕩器的電路圖。
[0049] 圖25是現有技術的鎖相環的框圖。
[0050] 圖26為現有技術的⑶R的框圖。
[0051] 圖27A和27B分別是用於說明鎖相環中的穩定相位誤差和時鐘和數據恢復電路中 的穩定相位誤差的波形圖。

【具體實施方式】
[0052] 在下文中，將按照以下格局來說明本發明的實施例。
[0053] 1.操作原理
[0054] 2.第一實施例：電荷泵和環路濾波器
[0055] 3.第二實施例：電荷泵和環路濾波器
[0056] 4.第三實施例：電荷泵和環路濾波器
[0057] 5.第三實施例：電荷泵和環路濾波器的操作
[0058] 6.第四實施例：環路濾波器的變形
[0059] 7.第五實施例：電壓控制振蕩器的變形
[0060] 1.操作原理
[0061] 圖1是根據本發明的實施例的鎖相環101的框圖。
[0062] 頻率和相位比較電路102將參考時鐘的頻率和相位中的每者與反饋時鐘的頻率 和相位中的每者進行比較，並基於比較結果輸出UP信號和DN信號，這兩個信號均為PWM控 制信號。均作為數位訊號的UP信號和DN信號分別專門用於執行第一電流源103a和第二 電流源103b的開啟/關閉控制，其中第一電流源103a和第二電流源103b構成電荷泵103。 具體地，電荷泵103將這些數位訊號轉換為電流信號。
[0063] 由第一電流源103a輸出的充電電流通過第一信號線L104被提供到環路濾波器 105。
[0064] 由第二電流源103b輸出的放電電流通過第二信號線L106被提供到環路濾波器 105。
[0065] 第一電流源103a的充電電流和第二電流源103b的放電電流分別通過環路濾波器 105獨立地將高頻成分移除，且均被從電流信號轉換成電壓信號。
[0066] 第一電流源103a的充電電流通過第一信號線L104被提供到環路濾波器105，並通 過環路濾波器105被轉換為第一電壓信號，第一電壓信號通過第三信號線L107被施加到電 壓控制振蕩器108。
[0067] 第二電流源103b的放電電流通過第二信號線L106被提供到環路濾波器105,並通 過環路濾波器105被轉換為第二電壓信號，第二電壓信號通過第四信號線L109被施加到電 壓控制振蕩器108。
[0068] 第一電壓信號和第二電壓信號均被獨立地發送到電壓控制振蕩器108以控制電 壓控制振蕩器108的振蕩頻率。
[0069] 電壓控制振蕩器108輸出VC0時鐘，其中VC0時鐘的振蕩頻率基於所接收的電壓 信號而受到控制。VC0時鐘通過分頻器110被分頻為預定頻率，並接著被發送到頻率和相位 比較電路102。
[0070] 鎖相環101在以下點處不同於現有技術的圖25中的鎖相環。
[0071] ?用於構成電荷泵103的第一電流源103a的充電電流流過第一信號線L104,而用 於構成電荷泵103的第二電流源103b的放電電流流過第二信號線L106。因而，充電電流和 放電電流彼此獨立。
[0072] ?環路濾波器105分別通過第一信號線L104和第二信號線L106接收充電電流和 放電電流，並且分別通過第三信號線L107和第四信號線L109獨立地輸出第一電壓信號和 第二電壓信號。
[0073] ?電壓控制振蕩器108分別通過第三信號線L107和第四信號線L109接收第一電 壓信號和第二電壓信號以用於控制VC0時鐘的振蕩頻率。
[0074] 圖2是根據本發明的實施例的⑶R201的框圖。
[0075] 鎖定檢測器202將輸入數據信號的頻率和相位中的每者與從分頻器110輸出的第 一反饋時鐘的頻率和相位中的每者進行比較，以確定頻率差異和相位差異是否均位於相位 比較電路的鎖定範圍內。當差異不位於鎖定範圍內時，多路復用器203a和多路復用器203b 中每者的輸出被選擇成位於頻率和相位比較電路204 -側。當差異位於鎖定範圍內時，多 路復用器203a和多路復用器203b中每者的輸出被選擇成位於相位比較電路205 -側。
[0076] 頻率/相位比較電路204將輸入數據信號的頻率和相位中的每者與第一反饋時鐘 信號的頻率和相位中的每者進行比較，並基於比較結果輸出UP信號和DN信號，UP信號和 DN信號均是PWM控制信號。電荷泵103基於經由多路復用器203a和203b接收的UP信號 和DN信號輸出電流。具體地，電荷泵103將數位訊號轉換成電流信號。
[0077] 由第一電流源103a輸出的充電電流通過第一信號線L104被提供到環路濾波器 105。
[0078] 由第二電流源103b輸出的放電電流通過第二信號線L106被提供到環路濾波器 105。
[0079] 第一電流源103a的充電電流和第二電流源103b的放電電流獨立地通過環路濾波 器105將不必要的高頻成分移除，並均被從電流信號轉換成電壓信號。
[0080] 第一電流源103a的充電電流被提供到環路濾波器105,並通過環路濾波器105被 轉換為第一電壓信號。第一電壓信號通過第三信號線L107被施加到電壓控制振蕩器108。
[0081] 第二電流源103b的放電電流被提供到環路濾波器105,並通過環路濾波器105被 轉換為第二電壓信號。第二電壓信號通過第四信號線L109被施加到電壓控制振蕩器108。
[0082] 第一電壓信號和第二電壓信號均被獨立地發送到電壓控制振蕩器108,以控制電 壓控制振蕩器108的振蕩頻率。
[0083] 電壓控制振蕩器108輸出第二反饋時鐘（VC0時鐘），其中第二反饋時鐘的振蕩頻 率基於所接收的電壓信號而受到控制。第二反饋時鐘信號通過分頻器110被分頻成預定頻 率，並接著被發送到頻率和相位比較電路204。
[0084] 如同頻率和相位比較電路204,相位比較電路205將輸入數據信號的相位與第二 反饋時鐘的相位進行比較，並基於比較結果輸出UP信號和DN信號，UP信號和DN信號均是 PWM控制信號。均為數位訊號的UP信號和DN信號分別被多路復用器203a和多路復用器 203b接收。多路復用器203a和203b的信號處理或後級的信號處理類似於頻率和相位比較 電路204的信號處理。相位比較電路205輸出恢復時鐘和恢復數據，其中恢復時鐘的頻率 等於第二反饋時鐘的頻率，且恢復數據的相位與恢復時鐘的相位同步。在由鎖定檢測器202 輸出的鎖定檢測信號將多路復用器203a和多路復用器203b控制成處於相位比較電路一側 時，通過後續電路來處理恢復時鐘和恢復數據，從而可以從輸入數據信號中提取原始數據。
[0085] ⑶R201在以下點處與現有技術的圖26的⑶R2601不同：
[0086] ?用於構成電荷泵103的第一電流源103a的充電電流流過第一信號線L104,而用 於構成電荷泵103的第二電流源103b的放電電流流過第二信號線L16。因而，充電電流和 放電電流彼此獨立。
[0087] ?環路濾波器105分別通過第一信號線L104和第二信號線L106接收充電電流和 放電電流，並分別通過第三信號線L107和第四信號線L109獨立地輸出第一電壓信號和第 二電壓信號。
[0088] ?電壓控制振蕩器108分別通過第三信號線L107和第四信號線L109接收第一電 壓信號和第二電壓信號，以用於控制VC0時鐘的振蕩頻率。
[0089] 圖3A和圖3B是示出了現有技術的電荷泵301和作為本發明的實施例的電荷泵 103之間的差異的示意圖。
[0090] 圖3A是現有技術的電荷泵301的電路圖。電荷泵301的輸出信號通過單個信號 線輸出。因此，由於第一電流源103a經由第一開關302和第二開關303連接，所以可能出 現由直通電流引起的不匹配，這取決於第一開關302和第二開關303的狀態。第一開關302 和第二開關303均由M0DFET構成，而且包括位於第一開關302的柵極、漏極或源極和第二 開關303的柵極、漏極或源極之間的寄生電容C304、C305、C306和C307。由於存在這些寄 生電容C304、C305、C306和C307,用於控制第二開關302和第二開關303中每者的開關信 號通過寄生電容影響了由第一電流源輸出的充電電流和由第二電流源103b輸出的放電電 流。
[0091] 圖3B是根據本發明實施例的電荷泵103的示意圖。電荷泵103的輸出信號通過 兩個信號線（即第一信號線L104和第二信號線L106)傳輸。具體地，第一電流源103a的 輸出和第二電流源l〇3b的輸出分離；因而基本上沒有產生直通電流。此外，由於這兩個信 號線的分離，在第一信號線L104和第二信號線L106之間引起了寄生電容C308,即在寄生電 容C304和C305之間引起了寄生電容C308。這增加了第一開關302的開關信號和第二信號 線L106之間的阻抗，並因而減小了第一開關302的開關信號對由第二電流源103b輸出的 放電電流的影響。類似地，寄生電容C308的存在增加了第二開關303的開關信號和第一信 號線L104之間的阻抗，並因而減小了第二開關303的開關信號對由第一電流源103a輸出 的充電電流的影響。
[0092] 2.第一實施例：電荷泵501和環路濾波器502
[0093] 現在，以與現有技術對比的方式說明了根據本發明實施例的CDR201中的電荷泵 103和環路濾波器105。
[0094] 圖4是根據現有技術的第一示例的電荷泵401和環路濾波器402的電路圖。在下 文中，N溝道型M0SFET被簡寫為NM0SFET，而P溝道型M0SFET被簡寫為PM0SFET。
[0095] NM0SFET403接收偏置電流Ibias，並通過NM0SFET404的柵極電壓向NM0SFET405 提供偏置電壓。
[0096] NM0SFET405充當圖2中的第二電流源103b，即用於提供放電電流。
[0097] NM0SFET404的漏極連接到PM0SFET406的漏極。PM0SFET406的源極連接到電源 +VDD，並向PM0SFET407的柵極提供偏置電壓。
[0098] PM0SFET407充當圖2中的第一電流源103a，即用於輸出充電電流。
[0099] PM0SFET408充當圖2中的第一開關302,即用於控制第一電流源103a的電流。 PM0SFET408接收UPB信號，以被控制成開啟或關閉，其中UPB信號是通過未圖示的非門生成 的UP信號的反相邏輯。
[0100] NM0SFET409充當圖2中的第二開關303,即用於控制第二電流源103b的電流。 NM0SFET409接收DN信號，以被控制成開啟或關閉。
[0101] PM0SFET408的漏極和NM0SFET409的漏極均連接到環路濾波器402的電阻R410， 並繼續連接到未圖示的隨後的電壓控制振蕩器108。電阻R410連接到電容C411的第一端。 電容C411的第二端與NM0SFET403的源極、NM0SFET404的源極和NM0SFET405的源極一同 接地。
[0102] 圖5是根據本發明的第一實施例的電荷泵501和環路濾波器502的電路圖。
[0103] 圖5中的電路在以下點處不同於圖4中的電路：
[0104] ?首先，PM0SFET408的漏極連接到電阻R503,並繼續連接到未圖示的隨後的電壓 控制振蕩器108,但是沒有連接到NM0SFET409的漏極和電阻R504。
[0105] ?再者，NM0SFET409的漏極連接到電阻R504,並繼續連接到未圖示的隨後的電壓 控制振蕩器108,但是沒有連接到PM0SFET408的漏極和電阻R503。
[0106] ?電阻R503的第二端和電阻R504的第二端均連接到電容C411。
[0107] 具體來說，第一電流源103a(PM0SFET407)的充電電路通過第一信號線L104輸出， 而第二電流源103b(NM0SFET405)的放電電流通過第二信號線L106輸出。因此，充電電流 和放電電流彼此分離。於是，降低了由直通電流引起的不匹配的影響。
[0108] 3.第二實施例：電荷泵701和環路濾波器702
[0109] 圖6是根據現有技術的第二示例的電荷泵601和環路濾波器602的電路圖。
[0110] 圖6中的電路在以下點處不同於圖4中的電路：
[0111] ?設置PM0SFET603以用於均衡第一電流源103a (PM0SFET407)的操作，其中 PM0SFET603通過與PM0SFET408的邏輯相反的邏輯（UP信號）被控制成開啟或關閉。
[0112] ?設置PM0SFET604以用於均衡第二電流源103b (PM0SFET405)的操作，其中 PM0SFET604通過與NM0SFET409的邏輯相反的邏輯（通過使用未圖示的非門產生的DN信號 的反相邏輯DNB信號）被控制成開啟或關閉。
[0113] ?電阻R410和電容C411的連接點通過由運算放大器605構成的電壓跟隨器連接 到PM0SFET603的漏極和NM0SFET604的漏極，並接著通過電容606接地。
[0114] 通過這種方式設置了 PM0SFET603和NM0SFET604,由此作為第一電流源103a的 PM0SFET407和作為第二電流源103b的NM0SFET405均執行連續的電流流動操作，這導致電 流變化減小。而且，PM0SFET603的漏極和NM0SFET604的漏極的連接點通過電容C606交流 接地，由此連接點的電壓由於電壓跟隨器而變得穩定。這改善了作為第一電流源103a的 PM0SFET407和作為第二電流源103b的NM0SFET405的穩定性。
[0115] 圖7是根據本發明的第二實施例的電荷泵701和環路濾波器702的電路圖。
[0116] 圖7的電路在以下點處不同於圖6的電路。
[0117] ?首先，PM0SFET408的漏極連接到電阻R503,並繼續連接到未圖示的隨後的電壓 控制振蕩器108,但沒有連接到NM0SFET409的漏極和電阻R504。
[0118] ?再者，NM0SFET409的漏極連接到電阻R504,並繼續連接到未圖示的隨後的電壓 控制振蕩器108,但沒有連接到PM0SFET408的漏極和電阻R503。
[0119] ?電阻R503的第二端和電阻R504的第二端均連接到電容C411。
[0120] 具體來說，第一電流源103a(PM0SFET407)的充電電流通過第一信號線L104輸出， 而第二電流源103b(NM0SFET405)的放電電流通過第二信號線L106輸出。因此，充電電流 和放電電流彼此分離。
[0121] 4.第三實施例：電荷泵901和環路濾波器902
[0122] 圖8是根據現有技術的第三示例的電荷泵801和環路濾波器802的電路圖。
[0123] 圖8中的電路在以下點處不同於圖6中的電路。
[0124] · PM0SFET408、PM0SFET603、NM0SFET409 和 NM0SFET604 均形成為 CMOS 結構。 NM0SFET803的漏極和源極並聯連接在PM0SFET408的源極和漏極之間，NM0SFET804的漏極 和源極並聯連接在PM0SFET603的源極和漏極之間，PM0SFET805的漏極和源極並聯連接在 NM0SFET409的源極和漏極之間，且PM0SFET806的漏極和源極並聯連接在NM0SFET604的源 極和漏極之間。以下述方式控制具有這種構造的電路。
[0125] · PM0SFET603的柵極和NM0SFET803的柵極由UP信號控制。
[0126] · NM0SFET804的柵極和PM0SFET408的柵極由UPB信號控制。
[0127] · PM0SFET806的柵極和NM0SFET409的柵極由DN信號控制。
[0128] · NM0SFET604的柵極和PM0SFET805的柵極由DNB信號控制。
[0129] 對每個M0SFET的對稱性的改善抑制了電路的差異。
[0130] 圖9是根據本發明的第三實施例的電荷泵901和環路濾波器902的電路圖。
[0131] 圖9中的電路在以下點處不同於圖8中的電路。
[0132] ?首先，PM0SFET408的漏極連接到電阻R503,並繼續連接到未圖示的隨後的電壓 控制振蕩器108,但沒有連接到NM0SFET409的漏極和電阻R504。
[0133] ?再者，NM0SFET409的漏極連接到電阻R504,並繼續連接到未圖示的隨後的電壓 控制振蕩器108,但沒有連接PM0SFET408的漏極和電阻R503。
[0134] ?電阻R503的第二端和電阻R504的第二端均連接到電容C411。
[0135] 具體來說，第一電流源103a(PM0SFET407)的充電電流通過第一信號線L104輸出， 而第二電流源103b(NM0SFET405)的放電電流通過第二信號線L106輸出。因而，充電電流 和放電電流彼此分離。
[0136] 5.第三實施例：電荷泵901和環路濾波器902的操作
[0137] 現在說明如圖9所示的根據本發明的第三實施例的電荷泵901和環路濾波器902 中每者的電特性。
[0138] 首先，將說明電荷泵103對從相位比較電路205輸出並施加到電荷泵103的UP信 號和DN信號的影響以及對由CDR201接收的輸入數據信號的影響進行說明。
[0139] 圖10A是示出了示例性相位比較電路205的電路圖，且圖10B是示出了相位比較 電路205的輸出信號的時序圖。
[0140] 圖10A是示出了示例性相位比較電路205的電路圖。
[0141] 輸入數據信號DIN被延遲電路1001接收並被第一 D型觸發器1002的D端接收。 時鐘信號VC0CLK被第一 D型觸發器1002的時鐘端接收並在被反轉邏輯後被第二D型觸發 器1003的時鐘端接收。
[0142] 第一 D型觸發器1002的Q輸出信號和延遲電路1001的輸出信號被第一異或門 1004接收。第一異或門1004的輸出信號為用於相位超前（phase advancement)的UP信 號。
[0143] 第一 D型觸發器1002的Q輸出信號和第二D型觸發器1003的Q輸出信號被第二 異或門1005接收。第二異或門1005的輸出信號為用於相位延遲（phase delay)的DN信 號。第二D型觸發器1003的Q的輸出信號還被用作再生數據信號RDATA。
[0144] 圖10B為相位比較電路205的輸出信號的時序圖。
[0145] 當輸入數據信號DIN的相位等於時鐘信號VC0CLK的相位時，UP信號的脈衝寬度 等於DN信號的脈衝寬度。
[0146] 當時鐘信號VC0CLK的相位比輸入數據信號DIN的相位超前時，UP信號的脈衝寬 度比DN信號的脈衝寬度窄。
[0147] 當時鐘信號VC0CLK的相位比輸入數據信號DIN的相位延遲時，UP信號的脈衝寬 度比DN信號的脈衝寬度寬。
[0148] 另一方面，不管輸入數據信號DIN和時鐘信號VC0CLK中每者的相位變化如何，DN 信號的脈衝寬度通常與時鐘信號VC0CLK的脈衝寬度一致。
[0149] 以此方式，通過相位比較電路205將輸入數據信號DIN和時鐘信號VC0CLK之間的 相位差以UP信號和DN信號的脈衝寬度差異的形式輸出。
[0150] 圖11是在原理上示出了由電荷泵103接收的信號的波形和從電荷泵103輸出的 信號的波形的時序圖。
[0151] 輸入數據信號DIN是具有單位間隔Π 的整數倍的間隔的信號。
[0152] 另一方面，時鐘信號VC0CLK與1UI的周期同步，即其是具有mi的周期的信號。
[0153] 當輸入數據信號DIN的數據長度為mi時，DN信號的波形與時鐘信號VC0CLK的波 形一致，而UP信號的波形是通過從DN信號的波形在相位上以180度反轉而成的波形（時 間點t2、t3和t4)。
[0154] 當輸入數據信號DIN的數據長度為2Π 以上時，僅在時鐘信號VC0CLK的具有與輸 入數據信號DIN的第一邊沿一致的邊沿的一個周期內，DN信號的波形與時鐘信號VC0CLK的 波形是一致的（時間點t4、t5和t6)，且隨後，DIN信號保持低電位直到輸入數據信號DIN 的下一邊沿為止（時間點t6和t7)。
[0155] 另一方面，UP信號輸出的波形是通過從DN信號（其波形僅在時鐘信號的VC0CLK 的一個周期內與時鐘信號VC0CLK的波形是一致的）的波形在相位上以180度反轉而成的 波形（時間點t4、t5和t6)，且隨後，UP信號保持低電位直到輸入數據信號DIN的下一邊沿 為止（時間點t6和t7)。
[0156] 從第一電流源103a(PM0SFET407)輸出的充電電流Iup的相位在原理上與UP信號 的相位一致。
[0157] 從第二電流源103b(NM0SFET405)輸出的電流信號Idn的相位在原理上與DN信號 的相位一致。
[0158] 圖12是在現有技術的圖8的電荷泵801和環路濾波器802中輸入數據長度為1UI 的情況下的波形圖。圖12示出了在從圖11的時序圖中的時間點tl到時間點t4的時間段 中通過實際電路測量的結果。
[0159] 如圖所示，隨著時鐘信號VC0CLK的頻率的增加，UP信號和DN信號在時間軸上的 上升沿和下降沿均變鈍。具體地，在切換UP信號和DN信號中每者的邏輯的時刻，出現了穿 過第一電流源103a(PM0SFET407)和第二電流源103b(NM0SFET405)的微小直通電流。另 夕卜，在此時間點處出現了時鐘饋通現象。此類直通電流和時鐘饋通現象表現為充電電流 Iup(I1201)和放電電流Idn(I1202)中每者的波形畸變的形式。這種波形畸變在兩個電流 源之間引起輸出電流不匹配。該不匹配影響了電壓信號VCNT，且隨之使時鐘信號VC0CLK的 頻率發生位移。為了補償此頻率位移,相位比較電路205使用穩定相位偏移來使頻率恆定。 於是，防止了時鐘分流（tapping)數據。
[0160] 圖13是在本發明的第三實施例的圖9的電荷泵901和環路濾波器902中輸入數 據長度為1UI的情況下的波形圖。
[0161] 與圖12相比，在基本上沒有出現穿過第一電流源103a(PM0SFET407)和第二電流 源103b(NM0SFET405)的直通電流，且時鐘饋通現象由於寄生電容的減少而隨之降低。因 此，減小了在切換UP信號和DN信號中每者的邏輯時可能出現的畸變。
[0162] 對於直通電流的消除和時鐘饋通現象的降低，它們的作用體現為充電電流信號 Iup(I1301)和放電電流信號Idn(I1302)的波形畸變的減小。另外，這種作用也體現在充電 電流Iup穿過環路濾波器105之後產生的電壓信號VCNT1和在放電電流Idn穿過環路濾波 器105之後產生的電壓信號VCNT2中。於是，電壓信號VCNT1和電壓信號VCNT2中每者具 有完美鋸齒波形，且在其頂點處幾乎沒有畸變。
[0163] 圖14是比較地示出了圖12和圖13的電流波形的波形圖。在圖14中，上面的波 形是Iup的波形，而下面的波形是Idn的波形。
[0164] 對於充電電流Iup，當將根據現有技術的充電電流11201與根據第三實施例的充 電電流11301進行比較時，可以看出由在切換邏輯時出現的畸變引起的電位差減小。注意， 11401表示用於參考的理想波形。
[0165] 對於放電電流Idn，當將根據現有技術的放電電流11202與根據第三實施例的放 電電流11302進行比較時，可以看出由在切換邏輯時出現的畸變引起的電位差減小。注意， 11402表示用於參考的理想波形。
[0166] 與現有技術相比，無論對於充電電流Iup的波形還是對於放電電流Idn的波形，可 以看出由在切換邏輯時出現的畸變引起的電位差減小。
[0167] 以此方式，根據本發明的第三實施例的電荷泵901和環路濾波器902的使用改善 了電流波形的品質。
[0168] 圖15是在現有技術的圖8的電荷泵801和環路濾波器802中輸入數據長度為2UI 的情況下的波形圖。圖15示出了在從圖11的時序圖的時間點t4到時間點t7的時間段中 通過實際電路測量的結果。
[0169] 儘管電壓信號VCNT與輸入數據信號的增加的單位間隔一起變化，但在觀看充電 電流信號Iup(I1501)和放電電流信號Idn(I1502)二者時，它們的頂端部分處的畸變類似 於圖12中的畸變。
[0170] 圖16是在本發明第三實施例的圖9的電荷泵901和環路濾波器902組中輸入數 據長度為2Π 的情況下的波形圖。
[0171] 與圖15中的電壓信號VCNT相比，可以看出圖16中的電壓信號VCNT1和VCNT2的 波形具有優良的鋸齒波形且在頂點處基本上沒有畸變。
[0172] 圖17是比較地示出了圖15和圖16的電流波形的波形圖。在圖17中，上面的波 形是Iup的波形，而下面的波形是Idn的波形。
[0173] 對於充電電流Iup，當將根據現有技術的充電電流11501與根據第三實施例的充 電電流11601進行比較時，可以看出由在切換邏輯時出現的畸變引起的電位差減小。注意， 11701表示用於參考的理想波形。
[0174] 對於放電電流Idn，當將根據現有技術的放電電流11502與根據第三實施例的放 電電流11602進行比較時，可以看出由在切換邏輯時出現的畸變引起的電位差減小。注意， 11702表示用於參考的理想波形。
[0175] 與現有技術相比，無論對於充電電流Iup的波形還是對於放電電流Idn的波形，可 以看出由在切換邏輯時出現的畸變引起的電位差減小。
[0176] 以此方式，根據本發明的第三實施例的電荷泵901和環路濾波器902的使用改善 了電流波形的品質。
[0177] 6.第四實施例：環路濾波器的變形
[0178] 圖18A和18B、圖19A和19B以及圖20A和20B分別為根據本發明的第四實施例的 第一示例、第二示例和第三示例的環路濾波器105的電路圖。
[0179] 圖18A為通過在圖5所示的環路濾波器502中進一步增加電容C1802和C1803而 形成的作為二次環路濾波器（secondary loop filter)的環路濾波器1801的電路圖。
[0180] 圖18B為通過在圖18A所示的環路濾波器1801中進一步增加電阻R1805和R1806 而形成的作為二次環路濾波器的環路濾波器1804的電路圖。
[0181] 圖19A為作為圖18A所示的環路濾波器1801的變形的環路濾波器1901的電路圖， 其中接地基準變成電源基準。
[0182] 圖19B為作為圖18B所示的環路濾波器1804的變形的環路濾波器1902的電路圖， 其中接地基準變成電源基準。
[0183] 圖20A為通過在圖18B所示的環路濾波器1804中進一步增加電容C2002和C2003 而形成的作為三次環路濾波器（tertiary loop filter)的環路濾波器2001的電路圖。
[0184] 圖20B為通過在圖19B所示的環路濾波器1902中進一步增加電容C2005和C2006 而形成的作為三次環路濾波器的環路濾波器2004的電路圖。
[0185] 7.第五實施例：電壓控制振蕩器的變形
[0186] 圖21、22、23和24是根據本發明的第五實施例的第一示例、第二示例、第三示例和 第四示例的電壓控制振蕩器的電路圖。
[0187] 首先，說明了圖21的電壓控制振蕩器2101。
[0188] 全差分運算放大器2102、2103和2104的每者的反相輸出端連接到下一級全差 分運算放大器的非反相輸入端，且非反相輸出端連接到下一級全差分運算放大器的反相 輸入端。通過輸入端和輸出端連接成正反饋狀態構成了環形振蕩器2105。用於構成環 形振蕩器2105的全差分運算放大器2102、2103和2104的增益端連接到由電壓控制信號 VCNT1驅動的NM0SFET2106和由電壓控制信號VCNT2驅動的NM0SFET2107。NM0SFET2106和 NM0SFET2107構成了用於將電壓信號轉換成電流信號的電壓-電流轉換電路2108。
[0189] 流過NM0SFET2106的控制電流相對於流過NM0SFET2107的控制電流的增加或減小 導致環形振蕩器2105的振蕩頻率的增加或減小。
[0190] 由於壓控信號VCNT1和壓控信號VCNT2通過NM0SFET2106和NM0SFET2107彼此完 全分離，因此穿過第一電流源103a(PM0SFET407)和第二電流源103b(NM0SFET405)的直通 電流基本不可能出現，且時鐘饋通現象減少。
[0191] 圖22示出了作為圖21所示的電壓控制振蕩器2101的變形的電壓控制振蕩器 2201，其中接地基準變成電源基準。儘管用於增益調節的M0SFET變成PM0SFET2202和 PM0SFET2203,但電壓控制振蕩器2201的操作原理與圖21中的電壓控制振蕩器2101的操 作原理相同。
[0192] 圖23示出了圖21所示的電壓控制振蕩器2101的變形，其中用於增益調節的電 壓-電流轉換電路2108被替換為使用運算放大器2302的加法電路2303以及NM0SFET2308。 具體地，加法電路2303使用運算放大器2302使壓控信號VCNT1和VCNT2彼此相加，以便對 NM0SFET2308進行控制。
[0193] 通過對輸入電阻R2304和R2305的電阻值的合理設置，能夠消除穿過第一電流源 103a(PM0SFET407)和第二電流源103b(NM0SFET405)的直通電流的影響，並能夠減小時鐘 饋通現象。
[0194] 圖24示出了作為圖23所示的電壓控制振蕩器2301的變形的電壓控制振蕩器 2401，其中接地基準變成電源基準。儘管用於增益調節的M0SFET變成PM0SFET2402，但電壓 控制振蕩器2401的操作原理與圖23中的電壓控制振蕩器2301的操作原理相同。
[0195] 儘管在上文中將第一實施例到第五實施例作為時鐘和數據恢復電路的實施例進 行了說明，但這些實施例可直接應用到鎖相環101。
[0196] 本發明的第一到第五實施例已說明了鎖相環101和時鐘和數據恢復電路。
[0197] 為了減小在加速時鐘和數據恢復電路時成為問題的穩定相位誤差，電荷泵103的 輸出信號被分割成充電電流線和放電電流線。此外，環路濾波器105還被構造成獨立地 用於充電電流和放電電流。另外，電壓控制振蕩器108還被構造成接收基於充電電流的 第一電壓信號和基於放電電流的第二電壓信號，以控制振蕩頻率。因而，穿過第一電流源 103a(PM0SFET407)和第二電流源103b(NM0SFET405)的直通電流基本上不可能出現，且減 少了時鐘饋通現象。因此，減小了穩定相位誤差。
[0198] 根據本發明的上述任一實施例的鎖相環101和時鐘和數據恢復電路能夠抑制電 荷泵103的充電電流和放電電流之間的相互幹擾，並因此表現出以下效果。
[0199] (1)減少了充電電流和放電電流之間的交流不匹配。
[0200] (2)在鎖相環101的情況下，減少了由電荷泵103的相互幹擾造成的穩定相位誤 差；因此減少了時鐘抖動（clock jitter)。
[0201] (3)在時鐘和數據恢復電路的情況下，抑制了由電荷泵103的相互幹擾造成的穩 定相位誤差和由輸入數據模式的變化造成的穩定相位誤差的變化；因此，改善了高速數據 再生期間的抗抖動性。
[0202] (4)上述穩定相位誤差的減少增加了電路設計中的裕度。因此，電路設計的容差增 力口，且大大地增加了製造集成電路時的產量。而且，能夠以較低的難度設計更高頻的電路。 換句話說，能夠實現增加了數據傳輸速率的信息處理單元、數位電視接收器等。
[0203] 儘管在上文說明了本發明的實施例，但本發明不限於此，且在不偏離所附權利要 求所界定的發明精神的範圍的情況下包括其他變形、修改和應用示例。
[0204] 例如，雖然在上述實施例中具體且詳細地闡釋了單元和系統的構造以便於理解發 明，但不能將本發明限制為具有所有上述構造的實施例。此外，實施例的構造的一部分可被 替換為其它實施例的構造。另外，實施例的構造可額外地設置有其它實施例的構造。另外， 每個實施例的構造的一部分可額外地設置有其它實施例的構造，或可被省略，或被替換為 其它實施例的構造。
[0205] 此外，上述構造、功能、處理部件等中部分或全部可通過例如由集成電路設計而成 的硬體來實現。此外，上述構造、功能等可以通過使處理器解釋並執行用於實現每個功能的 程序的軟體來實現。具有用於實現每個能夠的程序的形式的信息、表格、文件等可保存在諸 如存儲器、硬碟和固態驅動器（SSD)等易失性或非易失性存儲設備或諸如1C卡或光碟等記 錄媒介中。
[0206] 而且，所描述的控制線和信息線是為了說明而所需的線路，即沒必要描述產品中 的所有控制線和信息線。事實上，可以將幾乎所有構造視為彼此互連。
[0207] 從本發明的前述實施例能夠實現至少如下構造。
[0208] 〈1> 一種時鐘和數據恢復電路，其包括：
[0209] 第一電流源，其用於通過第一信號線提供充電電流；
[0210] 第二電流源，其用於通過與所述第一信號線分離地設置的第二信號線提供放電電 流；
[0211] 環路濾波器，其用於將所述充電電流轉換成第一電壓信號並通過第三信號線輸出 所述第一電壓信號，並用於將所述放電電流轉換成第二電壓信號並通過第四信號線輸出所 述第二電壓信號；
[0212] 電壓控制振蕩器，其用於接收所述第一電壓信號和所述第二電壓信號以控制所述 電壓控制振蕩器的頻率；以及
[0213] 相位比較電路，其用於從外部接收數據信號並從所述電壓控制振蕩器接收時鐘信 號，且用於向所述第一電流源和所述第二電流源中的每者提供控制信號並產生恢復時鐘信 號和恢復數據信號。
[0214] 〈2>如〈1>所述的時鐘和數據恢復電路，其還包括：
[0215] 分頻器，其用於將對所述時鐘信號進行分頻；
[0216] 頻率和相位比較電路，其用於接收所述數據信號和由所述分頻器輸出的經分頻的 所述時鐘信號，並用於向所述第一電流源和所述第二電流源中每者提供控制信號；
[0217] 多路復用器，其用於選擇性地將所述相位比較電路的控制信號和所述頻率和相位 比較電路的控制信號輸出到所述第一電流源和所述第二電流源；以及
[0218] 鎖定檢測器，其用於接收所述數據信號和經分頻的所述時鐘信號以控制所述多路 復用器。
[0219] 〈3>如〈2>所述時鐘和數據恢復電路中，其中，所述環路濾波器包括：
[0220] 第一電阻，其第一端連接到所述第一信號線；
[0221] 第二電阻，其連接在所述第二信號線與所述第一電阻的第二端之間；及
[0222] 電容，其連接在所述第一電阻和所述第二電阻的連接點與交流接地節點之間。
[0223] 〈4>如〈3>所述的時鐘和數據恢復電路中，其中，所述電壓控制振蕩器包括：
[0224] 第一電壓-電流轉換器，其將所述第一電壓信號轉換成第三電流信號；
[0225] 第二電壓-電流轉換器，其將所述第二電壓信號轉換成第四電流信號；及
[0226] 振蕩器，其振蕩頻率由所述第三電流信號和所述第四電流信號控制。
[0227] 〈5>如〈3>所述的時鐘和數據恢復電路中，其中，所述電壓控制振蕩器包括：
[0228] 加法電路，其將所述第一電壓信號和所述第二電壓信號進行相加；及
[0229] 振蕩器，其振蕩頻率由所述加法電路的輸出信號控制。
[0230] 〈6> -種鎖相環，其包括：
[0231] 第一電流源，其用於通過第一信號線提供充電電流；
[0232] 第二電流源，其用於通過與所述第一信號線分離地設置的第二信號線提供放電電 流；
[0233] 環路濾波器，其用於將所述充電電流轉換成第一電壓信號並通過第三信號線輸出 所述第一電壓信號，且用於將所述放電電流轉換成第二電壓信號並通過第四信號線輸出所 述第二電壓信號；
[0234] 電壓控制振蕩器，其用於接收所述第一電壓信號和所述第二電壓信號以控制所述 電壓控制振蕩器的頻率；及
[0235] 頻率和相位比較電路，其用於從外部接收參考信號並從所述電壓控制振蕩器接收 振蕩信號，且用於向所述第一電流源和所述第二電流源中的每者提供控制信號。
[0236] 〈7>如〈6>所述的鎖相環，其中，所述環路濾波器包括：
[0237] 第一電阻，其第一端連接到所述第一信號線；
[0238] 第二電阻，其連接在所述第二信號線與所述第一電阻的第二端之間；及
[0239] 電容，其連接在所述第一電阻和所述第二電阻的連接點與交流接地節點之間。
[0240] 〈8>如〈7>所述的鎖相環，其中，所述電壓控制振蕩器包括：
[0241] 第一電壓-電流轉換器，其將所述第一電壓信號轉換成第三電流信號；
[0242] 第二電壓-電流轉換器，其將所述第二電壓信號轉換成第四電流信號；及
[0243] 振蕩器，其振蕩頻率由所述第三電流信號和所述第四電流信號控制。
[0244] 〈9>如〈7>所述的鎖相環，其中，所述電壓控制振蕩器包括：
[0245] 加法電路，其將所述第一電壓信號和所述第二電壓信號進行相加；及
[0246] 振蕩器，其振蕩頻率由所述加法電路的輸出信號控制。
[0247] 本領域技術人員應當理解，依據設計要求和其它因素，可以在本發明所附的權利 要求或其等同物的範圍內進行各種修改、組合、次組合及改變。
[0248] 本發明包含與2013年3月21日向日本專利局提交的日本在先專利申請 JP2013-058320的公開內容相關的主題，在這裡將該在先申請的全部內容以引用的方式並 入本文。
【權利要求】
1. 一種時鐘和數據恢復電路，其包括： 第一電流源，其用於通過第一信號線提供充電電流； 第二電流源，其用於通過與所述第一信號線分離地設置的第二信號線提供放電電流； 環路濾波器，其用於將所述充電電流轉換成第一電壓信號並通過第三信號線輸出所述 第一電壓信號，並用於將所述放電電流轉換成第二電壓信號並通過第四信號線輸出所述第 二電壓信號； 電壓控制振蕩器，其用於接收所述第一電壓信號和所述第二電壓信號以控制所述電壓 控制振蕩器的頻率；以及 相位比較電路，其用於從外部接收數據信號並從所述電壓控制振蕩器接收時鐘信號， 且用於向所述第一電流源和所述第二電流源中的每者提供控制信號並產生恢復時鐘信號 和恢復數據信號。
2. 如權利要求1所述的時鐘和數據恢復電路，其還包括： 分頻器，其用於將對所述時鐘信號進行分頻； 頻率和相位比較電路，其用於接收所述數據信號和由所述分頻器輸出的經分頻的所述 時鐘信號，並用於向所述第一電流源和所述第二電流源中每者提供控制信號； 多路復用器，其用於選擇性地將所述相位比較電路的控制信號和所述頻率和相位比較 電路的控制信號輸出到所述第一電流源和所述第二電流源；以及 鎖定檢測器，其用於接收所述數據信號和經分頻的所述時鐘信號以控制所述多路復用 器。
3. 如權利要求1或2所述的時鐘和數據恢復電路，其中，所述環路濾波器包括： 第一電阻，其第一端連接到所述第一信號線； 第二電阻，其連接在所述第二信號線與所述第一電阻的第二端之間；及 電容，其連接在所述第一電阻和所述第二電阻的連接點與交流接地節點之間或連接在 所述連接點與電源節點之間。
4. 如權利要求3所述的時鐘和數據恢復電路，其中，所述環路濾波器是二次環路濾波 器或三次環路濾波器。
5. 如權利要求1或2所述的時鐘和數據恢復電路，其中，所述電壓控制振蕩器包括： 第一電壓-電流轉換器，其將所述第一電壓信號轉換成第三電流信號； 第二電壓-電流轉換器，其將所述第二電壓信號轉換成第四電流信號；及 振蕩器，其振蕩頻率由所述第三電流信號和所述第四電流信號控制。
6. 如權利要求1或2所述的時鐘和數據恢復電路，其中，所述電壓控制振蕩器包括： 加法電路，其將所述第一電壓信號和所述第二電壓信號進行相加；及 振蕩器，其振蕩頻率由所述加法電路的輸出信號控制。
7. -種鎖相環，其包括： 第一電流源，其用於通過第一信號線提供充電電流； 第二電流源，其用於通過與所述第一信號線分離地設置的第二信號線提供放電電流； 環路濾波器，其用於將所述充電電流轉換成第一電壓信號並通過第三信號線輸出所述 第一電壓信號，且用於將所述放電電流轉換成第二電壓信號並通過第四信號線輸出所述第 二電壓信號； 電壓控制振蕩器，其用於接收所述第一電壓信號和所述第二電壓信號以控制所述電壓 控制振蕩器的頻率；及 頻率和相位比較電路，其用於從外部接收參考信號並從所述電壓控制振蕩器接收振蕩 信號，且用於向所述第一電流源和所述第二電流源中的每者提供控制信號。
8. 如權利要求7所述的鎖相環，其中，所述環路濾波器包括： 第一電阻，其第一端連接到所述第一信號線； 第二電阻，其連接在所述第二信號線與所述第一電阻的第二端之間；及 電容，其連接在所述第一電阻和所述第二電阻的連接點與交流接地節點之間或連接在 所述連接點與電源節點之間。
9. 如權利要求8所述的鎖相環，其中，所述環路濾波器是二次環路濾波器或三次環路 濾波器。
10. 如權利要求7-9中任一項所述的鎖相環，其中，所述電壓控制振蕩器包括： 第一電壓-電流轉換器，其將所述第一電壓信號轉換成第三電流信號； 第二電壓-電流轉換器，其將所述第二電壓信號轉換成第四電流信號；及 振蕩器，其振蕩頻率由所述第三電流信號和所述第四電流信號控制。
11. 如權利要求7-9中任一項所述的鎖相環，其中，所述電壓控制振蕩器包括： 加法電路，其將所述第一電壓信號和所述第二電壓信號進行相加；及 振蕩器，其振蕩頻率由所述加法電路的輸出信號控制。
【文檔編號】H03L7/18GK104065380SQ201410096161
【公開日】2014年9月24日 申請日期:2014年3月14日 優先權日:2013年3月21日
【發明者】周志偉, 増田貴志, 藤原徹哉 申請人:索尼公司