工作周期校正的製作方法
2023-06-12 04:51:41 3
專利名稱：工作周期校正的製作方法
背景技術：
數字電路系需要一時鐘信號以進行操作，而典型地，該時鐘信號乃是藉由一石英振蕩器以及相關的電路系統而加以提供，但其通常並不會提供一具有一50％工作周期的時鐘信號，舉例而言，該時鐘信號系可以具有45％的一工作周期，而其中，該時鐘信號的邏輯高時間系會佔該工作周期的45％，以及該時鐘信號的邏輯低時間則是佔該工作周期的剩餘55％。
一種需要一時鐘信號之電路的型態係為存儲器，例如，動態隨機存取存儲器(DRAM)，同步動態隨機存取存儲器(SDRAM)，以及雙倍數據傳輸率同步動態隨機存取存儲器(DDR SDRAM)，而對於高頻操作的存儲器電路而言，乃需要一具有一儘可能接近50％之工作周期的時鐘信號，以使得該存儲器可以在該時鐘信號的該邏輯高以及邏輯低部分兩者上皆具有大約相等的時間，以用於傳輸數據，並且，一50％的工作周期也允許對在一存儲器電路中上升緣數據(raising edge data)以及下降緣數據(falling edge data)進行閂鎖(latching)的最大時間量。
發明內容
本發明的一實施例系提供一種工作周期校正電路，而該工作周期校正電路則是包括一平均電路，配置以接收一第一信號以及一第二信號，並提供一第三信號，一工作恢復電路，配置以接收該第三信號以及一第四信號，並提供一具有較該第一信號更接近50％之一工作周期的第五信號，以及一同步鏡像延遲電路，配置以接收該第五信號，並提供該第二信號。
本發明的實施例系以接下來的圖式做為參考而有更好的了解，且該等圖式的組件並沒有必要相關於彼此而成比例，相同的參考符號則是代表相對應的相似部分。
圖1其係為用以舉例說明一包括一工作周期校正電路之存儲器系統的一實施例的一方塊圖；
圖2其係為用以舉例說明一工作周期校正電路之一實施例的一方塊圖；圖3a其係為用以舉例說明一工作周期恢復電路之一實施例的一方塊圖；圖3b其係為一時序圖，以舉例說明用於該工作周期恢復電路之信號時序的一實施例；圖4其係為用以舉例說明一校正電路之一實施例的一方塊圖；圖5a其係為用以舉例說明平均電路(averaging circuit)之一實施例的一方塊圖；圖5b其係為用以舉例說明該瓶跟電路之一實施例的一示意圖；圖5c其係為一時序圖，以舉例說明用於該平均電路之信號時序的一實施例；圖5d其係為一曲線圖，以舉例說明該平均電路之兩個輸入之間的延遲與該平均電路之一個輸入以及輸出之間的延遲之間的關係的實施例；圖6其係為一時序圖，以舉例說明用於一同步鏡像延遲電路(synchronous mirror delay circuit)之信號時序的一實施例；圖7其係為一時序圖，以舉例說明用於該校正電路之信號時序的一實施例；圖8其係為一時序圖，以舉例說明用於該校正電路之該輸出信號的一部份的一實施例；圖9其係為一曲線圖，以舉例說明工作周期百分比與該工作周期校正電路之周期數量的一曲線圖；圖10其係為一時序圖，以舉例說明用於該工作周期校正電路之信號時序的一實施例；圖11其係為用以舉例說明一已改善之校正電路的一實施例的一方塊圖；圖12其係為一曲線圖，以舉例說明工作周期百分比與該已改善之工作周期校正電路之周期數量的一曲線圖；以及圖13其係為用以舉例說明一已改善之工作周期校正電路的一實施例的一圖式。
具體實施例方式
圖1係為用以舉例說明一包括一工作周期校正電路之存儲器系統100的一實施例的一方塊圖。該存儲器系統100系包括一半導體晶片102以及一存儲器電路106，而該半導體晶片102乃會透過通信連結而被電耦接至該存儲器電路106，且該半導體晶片106系包括工作周期校正電路110，其中，該工作周期校正電路110系被電耦接至外接時鐘(CLKEXT)信號路徑112，反相(inverted)外接時鐘(bCLKEXT)信號路徑114，已校正時鐘(CLKCOR)信號路徑116，以及反相已校正時鐘(bCLKCOR)信號路徑118。
工作周期校正電路110乃會於信號路徑112之上接收該CLKEXT信號，以及在信號路徑1144之上接收該bCLKEXT信號，且其中，該CLKEXT信號的工作周期以及該相對應bCLKEXT信號的工作周期並非50％，而該工作周期校正電路110則是會藉由利用一同步鏡像延遲電路(synchronous mirror delay circuit)，以讓該CLKEXT信號的工作周期以及該bCLKEXT信號的工作周期更接近一特定的工作周期，例如，50％，而校正該工作周期，接著，工作周期電路110系會於信號路徑116之上輸出該CLKEXT信號以及在信號路徑118之上輸出該bCLKEXT信號，在一個實施例中，工作周期校正電路110系會將該時鐘信號的該工作周期校正至50％，而該已校正之時鐘信號則是會被使用於存儲器電路106的操作之中。
存儲器電路106系會透過通信連結104而與該晶片102進行通信，而在一個實施例中，該CLKEXT信號以及該bCLKEXT信號則是會透過該通信連結104而被遞送至存儲器電路106，以用於在存儲器電路106以及晶片102或另一裝置之間傳遞數據，另外，該存儲器電路106系會包括一隨機存取存儲器(RAM)，動態隨機存取存儲器(DRAM)，同步動態隨機存取存儲器(SDRAM)，雙倍數據傳輸率同步動態隨機存取存儲器(DDR SDRAM)，或其它適合的存儲器，而在一實施例之中，存儲器電路106以及晶片106則為一單一的半導體晶片。
圖2係為用於舉例說明工作周期校正電路110之一實施例的一方塊圖。工作周期校正電路110系包括校正電路130以及136，以及工作恢復電路134以及140，其中，該校正電路130的bCLK輸入端系會透過該bCLKEXT信號路徑114被電耦接至該校正電路136的該CLK輸入端，而該校正電路130的CLK輸入端則是會透過該CLKEXT信號路徑112被電耦接至該校正電路136的該bCLK輸入端。
該校正電路130的輸出端系會透過時鐘輸出(clock out)(CLKOUT)信號路徑132而被電耦接至該工作恢復電路134的輸入端A以及該工作恢復電路140的輸入端B，而該校正電路136的該輸出端則是會透過反相時鐘輸出(inverted clock out)(bCLKOUT)信號路徑138而被電耦接至該工作恢復電路134的輸入端B以及該工作恢復電路140的輸入端A，並且，該工作恢復電路134的該輸出端系會被電耦接至CLKCOR信號路徑116，以及該工作恢復電路140的該輸出端系會被電耦接至bCLKCOR信號路徑118，而在一實施例中，工作恢復電路130或工作恢復電路140並不被包含在工作周期校正電路110之中。
該校正電路130的該bCLK輸入端系會在信號路徑114之上接收該bCLKEXT信號，以及該校正電路130的該CLK輸入端系會在信號路徑112之上接收該CLKEXT信號，並且，該校正電路130系會透過CLKOUT信號路徑132而將該CLKOUT信號輸出至該工作恢復電路134的該輸入端A以及輸出至該工作恢復電路140的該輸入端B，此外，該CLKOUT信號乃會具有比起該被輸入該校正電路130之CLKEXT信號更為接近50％的一工作周期。
該校正電路136的該CLK輸入端系會在信號路徑114之上接收該bCLKEXT信號，以及該校正電路136的該bCLK輸入端系會在信號路徑112之上接收該CLKEXT信號，並且，該校正電路136系會透過bCLKOUT信號路徑138而將該bCLKOUT信號輸出至該工作恢復電路134的該輸入端B以及輸出至該工作恢復電路140的該輸入端A，此外，該bCLKOUT信號乃會具有比起該被輸入該校正電路136之bCLKEXT信號更為接近50％的一工作周期。
該工作恢復電路134的該輸入端A系會透過信號路徑132而自該校正電路130處接收該CLKOUT信號，以及該工作恢復電路134的該輸入端B系會透過信號路徑138而自該校正電路136處接收該bCLKOUT信號，並且，該工作恢復電路134系會以該CLKOUT信號以及該bCLKOUT信號作為基礎而在信號路徑116之上輸出該CLKCOR信號，其中，該CLKCOR信號乃會具有等效於該CLKOUT信號之上升緣以及該bCLKOUT信號之上升緣之間之時間的一邏輯高時間，以及該CLKCOR信號系會具有等效於該bCLKOUT信號之上升緣以及該CLKOUT信號之上升緣之間之時間的一邏輯低時間。
該工作恢復電路140的該輸入端A系會透過信號路徑138而自該校正電路136處接收該bCLKOUT信號，以及該工作恢復電路140的該輸入端B系會透過信號路徑132而自該校正電路130處接收該CLKOUT信號，並且，該工作恢復電路140系會以該bCLKOUT信號以及該CLKOUT信號作為基礎而在信號路徑118之上輸出該bCLKCOR信號，其中，該bCLKCOR信號乃會具有等效於該bCLKOUT信號之上升緣以及該CLKOUT信號之上升緣之間之時間的一邏輯高時間，以及該CLKCOR信號系會具有等效於該CLKOUT信號之上升緣以及該bCLKOUT信號之上升緣之間之時間的一邏輯低時間。
在操作時，該CLKCOR信號系具有與該CLKEXT信號相同的周期時間，以及比起該CLKEXT信號更接近50％的一工作周期，至於該bCLKCOR信號則是會具有與該bCLKEXT信號相同的周期時間，以及比起該bCLKEXT信號更接近50％的一工作周期。
圖3a係為用以舉例說明一工作恢復電路150的一實施例的一方塊圖，其中，該工作恢復電路150系相似於該工作恢復電路134以及該工作恢復電路140，而該工作恢復電路150則是包括有工作恢復區塊，輸入路徑A 152，輸入路徑B 154，以及輸出路徑C 158。
圖3b係為一曲線圖159，以舉例說明用於該工作恢復電路150之信號時序的一實施例，其中，該曲線圖159系舉例說明了於輸入路徑A152之上的信號A 160，於輸入路徑B 154之上的信號B 162，以及於輸入路徑C 158之上的信號C 164，再者，為了響應信號A的上升緣166，信號C 164會於168處轉換至一邏輯高，以及為了響應信號B的上升緣170，信號C 164會於172處轉換至一邏輯低，而在該信號C 164的該上升緣168以及該信號C 164的下降緣172之間的時間則是會相等於在該信號A 160之該上升緣166以及該信號B 162的該上升緣170之間的時間，另外，為了響應該信號A 160的下一個上升緣174，該信號C 164乃會再次地於176處轉換為一邏輯高，而這程序則是會為了該信號A 160的每一個上升緣以及該信號B 162的每一個上升緣而加以重複。
圖4係為用以舉例說明一校正電路200之一實施例的一方塊圖，其中，該校正電路200系相似於該校正電路130，且該校正電路200也相似於該校正電路136，除了該等bCLKEXT信號以及該CLKEXT信號輸入進行交換之外，並且，該校正電路200系會包括平均電路(averaging circuits)210以及214，工作恢復電路204，延遲電路213，以及同步鏡像延遲電路(SMD)206，其中，該工作恢復電路204系相似於該工作恢復電路150。
該平均電路210的輸入端A以及B系會被電耦接至bCLKEXT信號路徑114，且該平均電路210的該等輸入端A以及B即為該等校正電路130以及136的該等bCLK輸入端，並且，平均電路210的輸出端C系會透過已延遲的反相時鐘(DEL_bCLK)信號路徑212而被電耦接至該工作恢復電路204的輸入端A，再者，該平均電路214的輸入端A系會被電耦接至該CLKEXT信號路徑112，以及該平均電路214的輸入端B系會透過同步鏡像延遲輸出(SMA_OUT)信號路徑208而被電耦接至SMD 206。
平均電路210的該輸入端A即為該等校正電路130以及136的該CLK輸入端，該平均電路214的輸出端C系會透過平均(AVE)信號路徑202而被電耦接至該工作恢復電路204的輸入端B，該工作恢復電路204的該輸出端C系會透過時鐘(CLK)信號路徑218而被電耦接至該延遲電路213的輸入端以及SMD 206的一輸入端，該工作恢復電路204的該輸出端C即為該等校正電路130以及136的該輸出端，以及該延遲電路213的輸出端系會透過同步鏡像延遲輸入(SMD_IN)信號路徑216而被電耦接至SMA 206。
平均電路210的該等輸入端A以及B系會在信號路徑114之上接收該bCLKEXT信號，以及該平均電路210的該輸出端C系會透過信號路徑212而將該DEL_bCLK信號輸出至該工作恢復電路204的該輸入端A，而在該信號路徑212上的該DEL_bCLK信號則會是一已延遲的bCLKEXT信號，在此，該延遲系相同於透過平均電路214的該延遲。
平均電路214的該輸入端A系會在信號路徑112之上接收該CLKEXT信號，以及該平均電路214的該輸入端B系會透過信號路徑208而自SMD 206接收該SMD_OUT信號，並且，該平均電路214的該輸出端C系會透過信號路徑202而將該AVE信號輸出至該工作恢復電路204的該輸入端B，其中，該AVE信號系在該CLKEXT信號的該上升緣以及該SMD_OUT信號的該上升緣之間具有一上升緣。
工作恢復電路204的作用系類似於該工作恢復電路150。該工作恢復電路204乃會於該信號路徑212之上接收該DEL_bCLK信號，並且，乃會透過信號路徑218而將該CLK信號輸出至該延遲電路213以及該SMD 206，而其中，該CLK信號則是具有相等於在該DEL_bCLK信號的該上升緣以及該AVE信號的該上升緣之間之時間的一邏輯高時間。
該延遲電路213系會接收該CLK信號，並會延遲該CLK信號，以透過該平均電路214而補償該延遲，以及透過該工作恢復電路204而補償該延遲，再者，該延遲電路213也會透過信號路徑216而將該已延遲的CLK信號，SMD_IN，輸出至該SMD 206。
該SMD 206系會接收該CLK信號以及該SMD_IN信號，並會將該SMD_OUT信號輸出至該平均電路204的該輸入端B，其中，該SMD_OUT信號系會在該CLK信號的該下降緣之後具有於該CLK信號之一邏輯高時間處的一上升緣，正將以圖6作為而進行更進一步詳細敘述。
圖5a係為舉例說明一平均電路220之一實施例的一方塊圖，該平均電路220係為系相似於該平均電路210，以及該平均電路214，其中，該平均電路220系包括平均電路(average circuit)226，輸入路徑A 222，輸入路徑B 224，以及輸出路徑C 228。
圖5b係為用於更詳細舉例說明該平均電路220的一示意圖，其中，該平均電路220系包括反相器230，234，以及236，而該反相器230的輸入端系會被電耦接至該輸入路徑A 222，以及該反相器230的輸出端系會透過路徑232而被電耦接至該反相器236的輸入端以及該反相器234的輸出端，再者，該反相器234的輸入端系會被電耦接至該輸入路徑B 224，以及該反相器236的輸出端系會被電耦接至該輸出路徑C 228。
圖5c係為一時序圖240，以舉例說明用於該平均電路220之信號時序的一實施例。該時序圖240系包括於該輸入路徑A 222之上的信號A 242，於該輸入路徑B 224之上的信號B 244，以及於該輸出路徑C 228之上的信號C 246，其中，該信號C 246系具有位在該信號A 242的一上升緣250以及該信號B 244的一上升緣252之間的一上升緣248，而在該信號A 242之該上升緣250以及該信號C 246之該上升緣248之間的時間系標示於254，以及在該信號A 242的該上升緣250以及該信號B 244的該上升緣252之間的時間系標示於256，在一實施例中，該信號B 244的該上升緣會走在該信號A 242之該上升緣的前端。
圖5d係為一曲線圖260，以舉例說明在該時間256以及該時間254之間的關係的三個實施例。該x軸256係為該信號A 242的該上升緣250以及該信號B 244的該上升緣252之間之時間(TIME(A-B))的絕對值，以及該y軸254係為該信號A 242之該上升緣250以及該信號C 246之該上升緣248之間之時間(TIME(A-C))的絕對值，並且，基於該平均電路220的設計，該時間254係為該時間256的一函數，該函數定義如下方程式ITIME(A-C)＝[TIME(A-B)]X其中，X係為曲線圖260之曲線的斜率。
曲線262a，262b，以及262c系代表於輸入路徑A 222，輸入路徑B 224，以及輸出路徑C 228之間沒有延遲之平均電路220的三個理想函數，在此情況下，對曲線262a而言，X＝0.4，對曲線262b而言，X＝0.5，以及對曲線262c而言，X＝0.6。
曲線266a，266b，以及266c系代表平均電路220的三個非理想函數，並系解釋為於輸入路徑A 222，輸入路徑B 224，以及輸出路徑C 228之間的一延遲，在此情況下，對曲線266a而言，X＝0.4，對曲線266b而言，X＝0.5，以及對曲線266c而言，X＝0.6，再者，若TIME(A-B)為低時，則該平均電路220會作用為一理想的平均電路，如在268所標示者，不過，當TIME(A-B)增加時，平均電路220並非為理想的運作，如在270所標示者，這是因為，該平均電路220乃是以即將進行校正之該時鐘信號的頻率以及所需的工作周期校正量作為基礎而加以設計，如在該信號B 244之該上升緣位在該信號A242之該上升緣前面的一實施例中，TIME(A-C)系會被在該信號B 244之該上升緣以及該信號C 246之該上升緣之間的時間(TIME(B-C))所取代。
圖6係為一時序圖280，以舉例說明用於同步鏡像延遲電路206之信號時序的一實施例。該時序圖280系包括於該信號路徑218之上的CLK信號292，於該信號路徑216之上的SMD_IN信號294，以及於該信號路徑208之上的SMD_OUT信號296，其中，該CLK信號292系會透過延遲電路213而進行延遲，以提供該SMD_IN信號294進行如282所標示的延遲，並且，該SMD_OUT信號296系在相等於該CLK信號292於該下降緣284之時間加上如286處所標示之在該SMD_IN信號294的該上升緣298以及該CLK信號292的該下降緣284之間之時間的時間處具有一上升緣288，而該時間286則是等同于于290處所標示的時間。此程序乃會為了該CLK信號292的每一個周期而加以重複。
圖7係為一時序圖300，以舉例說明用於校正電路200之信號時序的一實施例。該時序圖300系包括於路徑112之上的CLKEXT信號302，於路徑114之上的bCLKEXT信號304，於路徑212之上的DEL_bCLK信號306，於路徑208之上的SMD_OUT信號296，於路徑202之上的AVE信號308，於路徑218之上的CLK信號292，以及於路徑216之上的SMD_IN信號294。
該DEL_bCLK信號306系透過該平均電路210而產生自bCLKEXT信號，該AVE信號308的第一上升緣314系產生自該CLKEXT信號該上升端312，而該AVE信號308的該上升端314則是會透過該工作恢復電路208而產生該CLK信號292的上升緣310，且該CLK信號292的該上升緣310系會透過該延遲電路213而產生該SMD_IN信號294的該上升緣316，再者，該CLK信號292的下降緣324則是透過該工作恢復電路204而產生自該DEL_bCLK信號306的該上升緣322。
該SMD_OUT信號296的上升緣318系會在一時間322之後自該CLK信號292的該下降緣324發生，其中，該時間322系會相等於該時間320，而其則是在該SMD_IN信號294的該上升緣316以及該CLK信號292的該下降緣324之間的時間，以及，該平均電路214系會自該SMD_OUT信號296的該上升緣318產生該AVE信號308的上升緣326，並且，該AVE信號308的該上升緣328系會透過該工作恢復電路204而產生該CLK信號292的上升緣330。此程序乃會為了該CLKEXT信號302的每一個周期而加以重複。
圖8係為一時序圖400，以用於舉例說明該CLK信號292之一部分的實施例。該CLK信號292系包括邏輯高時間部分THn-1402，邏輯高時間部分THn406，標示為Dn404之位在該SMD_0UT信號296的該上升緣以及該CLKEXT信號302的該上升緣之間的時間，標示為Cn408之位在該SMD_OUT信號296的該上升緣以及該CLK信號292的該上升緣之間的時間，以及標示為Rn410之位在該CLK信號292的該上升緣以及該CLKEXR信號302的該上升緣之間的時間，其中，該「n」系表示該CLK信號292的周期數量，而THn-1，THn，Dn，Cn，以及Rn的關係則如下所示方程式IIDn＝(Tcyc-2·THn-1)方程式IIICn＝X·Dn方程式IVRn＝Dn-Cn方程式VTHn＝δ·Tcyc+Rn其中，Tcyc係為該CLKEXT信號302的周期時間，δ係為該CLKEXT信號302的工作周期，以及X係為在用於該平均電路220之曲線圖260中之曲線的斜率，舉例而言，對一具有一40％之工作周期，δ＝0.4以及X＝0.4，的CLKEXT信號而言，CLK信號292乃會造成TH0＝0.4·Tcyc，TH1＝0.52·Tcyc，TH2＝0.448·Tcyc，TH3＝0.4912·Tcyc，TH4＝0.46528·Tcyc，TH5＝0.1803·Tcyc，TH6＝0.4718·Tcyc等。
圖9係為一曲線圖430，以舉例說明該工作周期百分比432與該周期數量343間之一曲線436的一實施例。該曲線430系表示在施行完方程式II-V之後之該CLK信號292的工作周期，並且，當該周期數量增加時，該曲線436的該工作周期百分比乃會於一中心點438附近振蕩，而在數個周期之後，基於該CLKEXT信號302的該工作周期以及Rn的最終值，該曲線436則是會到達一穩定狀態，其中，Rn的該最終值系加以標示為β，而該β的數值則計算如下方程式VIB=(1-2)(1-X2-X)]]>利用方程式II-VI，即可以決定該工作周期校正的最終數量，舉例而言，對一具有一40％之工作周期，δ＝0.4，的CLKEXT信號以及一具有X＝0.6的平均電路而言，該CLKEXT信號該工作周期乃會被校正至45.7％，而該具有一60％之工作周期，δ＝0.6，的相對應bCLKEXT信號，以及一具有X＝0.6的平均電路則是可以加以校正至54.3％。
圖10係為一時序圖450，以舉例說明用於該工作周期校正電路110之信號時序的一實施例。該時序圖450系包括於路徑112之上的CLKEXT信號302，於路徑132之上的CLKOUT信號452，於路徑114之上的bCLKEXT信號304，於路徑138之上的bCLKOUT信號454，以及於路徑116之上的CLKCOR信號456。對此實施例而言，該校正電路130的平均電路以及該校正電路136的平均電路皆為X＝0.6，所以，該CLKEXT信號302的該工作周期為40％，以及該bCLKEXT信號304的該相對應工作周期為60％。
該具有一工作周期40％的CLKEXT信號302系會透過該校正電路130而進行校正，以產生具有一工作周期47.5％的CLKOUT信號452，以及該具有一工作周期60％的bCLKEXT信號304系會透過該校正電路136而進行校正，以產生具有一工作周期54.3％的bCLKOUT信號454，再者，該CLKOUT信號452的上升緣458系會透過該工作恢復電路134而產生該CLKCOR信號456的上升緣460，以及該bCLKOUT信號454的上升緣462系會透過該工作恢復電路134而產生該CLKCOR信號456的下降緣464。此程序系會為了該CLKEXT信號302的每一個周期進行重複，且該CLKCOR信號456的工作周期係為50％。
圖11係為用以舉例說明一已改善之校正電路500的一實施例的一方塊圖。該已改善之校正電路500系可以被用以取代該校正電路130，以及該已改善之校正電路500亦可以藉由交換該等bCLKEXT信號以及該CLKEXT信號輸入而被用以取代該校正電路136，再者，該已改善之校正電路500系包括校正電路502以及504，以及平均電路510，其中，該校正電路502以及校正電路504系相似於校正電路200，而該平均電路510則是會相似於該平均電路220。
該校正電路502的bCLK輸入端系會被電耦接至bCLKEXT信號路徑114，以及該校正電路502的CLK輸入端系會透過CLK1OUT信號路徑506而被電耦接至該平均電路510的輸入端A，再者，該校正電路504的bCLK輸入端系會被電耦接至該bCLKEXT信號路徑114，以及該校正電路504的CLK輸入端系會被電耦接至該CLKEXT信號路徑112，並且，該校正電路504的輸出端系會透過CLK2OUT信號路徑508而被電耦接至該平均電路510的輸入端B，以及該平均電路510的該輸出端系會被電耦接至信號路徑512。
該校正電路504乃會加以致能於該校正電路502之後的一個時鐘周期。該CLKEXT信號係為已藉由該校正電路502進行校正的工作周期，以透過該信號路徑506而將該CLK1OUT信號輸出至該平均電路510，以及該CLKEXT信號亦為已藉由該校正電路504進行校正的工作周期，以透過該信號路徑506而將該CLK2OUT信號輸出至該平均電路510，其中，該CLK2OUT信號系相似於CLK1OUT信號，但較該CLK1OUT信號延遲一個時鐘周期，並且，該CLK1OUT信號以及該CLK2OUT信號乃是藉由平均電路510而進行平均，再者，該已改善的校正電路500也可以藉由交換該等bCLKEXT信號以及該CLKEXT信號輸入而被用於取代該校正電路136，以校正該bCLKEXT信號的該工作周期。
圖12系舉例說明一曲線圖550，以說明工作周期百分比552與周期數量554間之一曲線560的一實施例。曲線556系標示在信號路徑506上之該CLK1OUT信號的該工作周期552，且該曲線556乃會於一中心點562，例如，50％，附近振蕩，以及曲線558系標示在信號路徑508上之該CLK2OUT信號的該工作周期552，且該曲線558亦會於一中心點562附近振蕩，其中，該曲線558系相似於該曲線556，但會延遲一個時鐘周期，並且，曲線560系標示在信號路徑512上之該平均電路510之輸出信號的該工作周期552，且該曲線560乃會接近該中心點562。因此，該改進的校正電路500乃會造成於該信號路徑512上之該輸出信號中的較少跳動。
圖13係為用於舉例說明一已改善之工作周期校正電路600之一實施例的一方塊圖。該已改善之工作周期校正電路600系包括工作周期校正電路110a以及110b，而該等工作周期校正電路110a以及110b則是相似於工作周期校正電路110。
該工作周期校正電路110a的bCLK輸入端系會被電耦接至該bCLKEXT信號路徑114，以及該工作周期校正電路110a的該CLK輸入端系會被電耦接至該CLKEXT信號路徑112，再者，該工作周期校正電路110a的該CLKCOR輸出端系會透過信號路徑602而被電耦接至該工作周期校正電路110b的該bCLK輸入端，以及該工作周期校正電路110a的該bCLKCOR輸出端系會透過信號路徑604而被電耦接至該工作周期校正電路110b的該CLK輸入端，並且，該工作周期校正電路110b的該CLKCOR輸出端系會被電耦接至該CLKCOR信號路徑116，以及該工作周期校正電路110b的該bCLKCOR輸出端系會被電耦接至該bCLKCOR信號路徑118。
任何合適數量的該工作周期校正電路110系皆可以被耦接在一起而成為工作周期校正電路110a以及工作周期校正電路110b，以提供一已改進之工作周期校正電路，並且，每一個連續的工作周期校正電路110都會更進一步地改善在前之工作周期校正電路110的工作周期校正。
權利要求
1.一種工作周期校正電路，包括一平均電路，配置以接收一第一信號以及一第二信號，並提供一第三信號；一工作恢復電路，配置以接收該第三信號以及一第四信號，並提供一具有較該第一信號更接近50％之一工作周期的第五信號；以及一同步鏡像延遲電路(synchronous mirror delay circuit)，配置以接收該第五信號，並提供該第二信號。
2.根據權利要求1所述之工作周期校正電路，其中，該第五信號的該工作周期係為50％。
3.根據權利要求1所述之工作周期校正電路，其中，該第五信號乃包括一時鐘信號。
4.根據權利要求1所述之工作周期校正電路，其中，該第四信號乃包括一反相時鐘信號。
5.根據權利要求1所述之工作周期校正電路，其中，該第一信號乃具有一第一緣，以及該第二信號乃具有一第二緣，且該平均電路乃配置以提供該第三信號之位於該第一緣以及該第二緣之間的一第三緣。
6.根據權利要求5所述之工作周期校正電路，其中，該第三緣乃位在該第一緣以及該第二緣間的中途。
7.根據權利要求5所述之工作周期校正電路，其中，該第一緣乃是一上升緣，該第二緣乃是一上升緣，以及該第三緣乃是一上升緣。
8.根據權利要求1所述之工作周期校正電路，其中，該第三信號乃具有一第一緣，以及該第四信號乃具有一第二緣，且該工作恢復電路乃配置以提供該具有相等於該第一緣以及該第二緣之間之一時間的一邏輯高時間的第五信號。
9.根據權利要求8所述之工作周期校正電路，其中，該第一緣乃是一上升緣，以及該第二緣乃是一上升緣。
10.根據權利要求1所述之工作周期校正電路，其中，該第五信號乃具有一下降緣，以及該同步鏡像延遲電路乃配置以接收一具有一上升緣的已延遲第五信號，並提供具有一上升緣的該第二信號，且該提供乃發生於該第五信號之該下降緣之後，相等於該已延遲第五信號之該上升緣以及該第五信號之該下降緣之間之一時間的一時間處。
11.一種工作周期校正系統，包括一第一電路，配置以接收一時鐘信號，以及輸出一具有較該時鐘信號更接近50％之一第一工作周期的已校正時鐘信號；一第二電路，配置以接收一反相時鐘信號，以及輸出一具有較該反相時鐘信號更接近50％之一第二工作周期的已校正反相時鐘信號；以及一第三電路，配置以接收該已校正時鐘信號以及該已校正反相時鐘信號，以及輸出一具有較該已校正時鐘信號以及該已校正反相時鐘信號更接近50％之一第三工作周期的一第一信號。
12.根據權利要求11所述之工作周期校正系統，其中，該第一電路包括一平均電路，配置以接收該時鐘信號以及一第二信號，並提供一第三信號；一工作恢復電路，配置以接收該第三信號以及該反相時鐘信號，並提供該已校正時鐘信號；以及一同步鏡像延遲電路，配置以接收該已校正時鐘信號，並提供該第二信號。
13.根據權利要求11所述之工作周期校正系統，其中，該第二電路包括一平均電路，配置以接收該反相時鐘信號以及一第二信號，並提供一第三信號；一工作恢復電路，配置以接收該第三信號以及該時鐘信號，並提供該已校正反相時鐘信號；以及一同步鏡像延遲電路(synchronous mirror delay circuit)，配置以接收該已校正反相時鐘信號，並提供該第二信號。
14.根據權利要求11所述之工作周期校正系統，其中，該第三電路乃配置以提供，具有於該已校正時鐘信號之一過渡上的一第一過渡，以及於該已校正反相時鐘信號之一過渡上的一第二過渡的該第一信號。
15.根據權利要求14所述之工作周期校正系統，其中，該第一過渡乃是一上升緣，該第二過渡乃是一下降緣，該已校正時鐘信號的該過渡乃是一上升緣，以及該已校正反相時鐘信號的該過渡乃是一上升緣。
16.根據權利要求11所述之工作周期校正系統，其中，該第一電路包括一第一平均電路，配置以接收該時鐘信號以及一第二信號，並提供一第三信號；一第一工作恢復電路，配置以接收該第三信號以及該反相時鐘信號，並提供一第四信號；一第一同步鏡像延遲電路，配置以接收該第四信號，並提供該第二信號；一第二平均電路，配置以接收該時鐘信號以及一第五信號，並提供一第六信號；一第二工作恢復電路，配置以接收該第六信號以及該反相時鐘信號，並提供一第七信號；一第二同步鏡像延遲電路，配置以接收該第七信號，並提供該第五信號；以及一第三平均電路，配置以接收該第四信號以及該第七信號，並提供該已校正時鐘信號，其中，該第二平均電路，該第二工作恢復電路，以及該第二同步鏡像延遲電路乃會加以致能於該第一平均電路，該第一工作恢復電路，以及該第一同步鏡像延遲電路之後的一個時鐘周期。
17.根據權利要求11所述之工作周期校正系統，其中，該第二電路包括一第一平均電路，配置以接收該反相時鐘信號以及一第二信號，並提供一第三信號；一第一工作恢復電路，配置以接收該第三信號以及該時鐘信號，並提供一第四信號；一第一同步鏡像延遲電路，配置以接收該第四信號，並提供該第二信號；一第二平均電路，配置以接收該反相時鐘信號以及一第五信號，並提供一第六信號；一第二工作恢復電路，配置以接收該第六信號以及該時鐘信號，並提供一第七信號；一第二同步鏡像延遲電路，配置以接收該第七信號，並提供該第五信號；以及一第三平均電路，配置以接收該第四信號以及該第七信號，並提供該已校正反相時鐘信號，其中，該第二平均電路，該第二工作恢復電路，以及該第二同步鏡像延遲電路乃會加以致能於該第一平均電路，該第一工作恢復電路，以及該第一同步鏡像延遲電路之後的一個時鐘周期。
18.根據權利要求11所述之工作周期校正系統，其更包括一第四電路，配置以接收該已校正時鐘信號，以及輸出一具有較該已校正時鐘信號更接近50％之一第四工作周期的一第二已校正時鐘信號；一第五電路，配置以接收該已校正反相時鐘信號，以及輸出一具有較該已校正反相時鐘信號更接近50％之一第五工作周期的一第二已校正反相時鐘信號；以及一第六電路，配置以接收該第二已校正時鐘信號以及該第二已校正反相時鐘信號，以及輸出一具有較該第二已校正時鐘信號以及該第二已校正反相時鐘信號更接近50％之一第六工作周期的一第二信號。
19.根據權利要求11所述之工作周期校正系統，其中，該第一信號的該工作周期為50％。
20.一種校正一時鐘信號之工作周期的方法，包括下列步驟平均一時鐘信號以及一第二信號，以提供一第三信號；基於該第三信號以及一反相時鐘信號而產生一具有較該時鐘信號更接近50％之一工作周期的已校正時鐘信號；以及同步鏡像延遲(synchronous mirror delaying)該已校正反相時鐘信號，以提供該第二信號。
21.根據權利要求20所述之方法，其中，產生該已校正時鐘信號的步驟乃包括，產生具有一50％工作周期的該已校正時鐘信號。
22.根據權利要求20所述之方法，其中，該時鐘信號乃具有一第一緣以及該第二信號乃具有一第二緣，以及平均該時鐘信號以及該第二信號的步驟乃包括，將該第三信號的一第三緣提供在該第一緣以及該第二緣之間。
23.根據權利要求20所述之方法，其中，該時鐘信號乃具有一第一緣以及該第四信號乃具有一第二緣，以及產生該已校正時鐘信號的步驟乃包括，提供具有相等於該第一緣以及該第二緣之間之一時間的一邏輯高時間的該已校正時鐘信號。
24.根據權利要求20所述之方法，其中，該已校正時鐘信號乃具有一下降緣，以及該同步鏡像延遲該已校正時鐘信號的步驟乃包括接收一具有一上升緣的一已延遲之已校正時鐘信號，以及提供具有一上升緣的該第二信號，且該提供乃發生於該已校正時鐘信號之該下降緣之後，相等於該已延遲之已校正時鐘信號之該上升緣以及該已校正時鐘信號之該下降緣之間之一時間的一時間處。
25.一種存儲器系統，包括一工作周期校正電路，包括一平均電路，配置以接收一第一信號以及一第二信號，並提供一第三信號；一工作恢復電路，配置以接收該第三信號以及一第四信號，並提供一具有較該第一信號更接近50％之一工作周期的第五信號；以及一同步鏡像延遲電路(synchronous mirror delay circuit)，配置以接收該第五信號，並提供該第二信號；以及一存儲器電路，配置以接收該第五信號以及儲存與回複數據的其中之一。
26.根據權利要求25所述之存儲器系統，其中，該工作周期校正電路以及該存儲器電路乃是一單一的半導體晶片。
27.根據權利要求25所述之存儲器系統，其中，該存儲器電路包括一動態隨機存取存儲器。
28.根據權利要求25所述之存儲器系統，其中，該存儲器電路包括一同步動態隨機存取存儲器。
29.根據權利要求25所述之存儲器系統，其中，該存儲器電路包括一雙倍數據傳輸率同步動態隨機存取存儲器。
全文摘要
一工作周期校正電路包括一平均電路，配置以接收一第一信號以及一第二信號，並提供一第三信號，一工作恢復電路，配置以接收該第三信號以及一第四信號，並提供一具有較該第一信號更接近50％之一工作周期的第五信號，以及一同步鏡像延遲電路，配置以接收該第五信號，並提供該第二信號。
文檔編號H03L7/00GK1707692SQ20051006874
公開日2005年12月14日 申請日期2005年4月30日 優先權日2004年4月30日
發明者A·明佐尼 申請人:因芬尼昂技術股份公司