一種模(2ⁿ-3)乘法器的製作方法

2023-06-12 22:41:51

專利名稱：一種模(2n-3)乘法器的製作方法
技術領域：
本發明屬於計算機和集成電路領域，尤其涉及一種高速乘法器的設計。
背景技術：
在介紹乘法器之前，先對餘數系統(RNS，Residue Number Systems)做一說明。餘數系統RNS是一種通過一組兩兩互質餘數基的餘數來描述數字的數值表徵系統。由Im1, m2，…，mL}組成的L個餘數基，整數X，0彡X < M，其中M = Hi1 Xm2X…XmL，在RNS系統中
有唯一的表示方式為X= Ix1, x2，…，、}，6=〈Z〉m,，其中〈Z〉m,表示X對於模叫的餘數。
在餘數系統中兩個操作數進行操作，操作符為Θ，可以定義為{Zl，z2，...，zJ = {Xl，&，-,xL} Θ {Yl, y2, ...，yL}，其中=〈Χ;Θχ.〉 ，這裡 θ
可以是模加法，模減法或模乘法。在餘數系統中這些算術運算都是並行執行的，而且處理的都是很小的餘數而不是一個很大的數。對於餘數基的選擇，{2η，2η-1，2η+1，2η_3，2η+3}是非常重要的運算通道，得到了廣泛的應用，因為當考慮areaXtime2時，它們提供了最有效的電路，並且在餘數系統與二進位的互轉過程中也是最有效的。由此可見，對於模011- 乘法器的研究是非常有意義的。現有的模011- 乘法器，一般還是採用傳統的Booth編碼+Wallace (包含修正電路)+模加法器(包含修正電路)的結構，這種模乘法器由於使用了多次修正，尤其是Wallace中多次的修正。具體為現有的模乘法器採用Booth編碼結構，會產生
\個部分積，而|個部分積需要進行取模011- 的修正處理，從而使得的部分積的數量
進一步增加到2 ^，在Wallace和模加法器中同樣存在多次的對模的處理。 因而現有的面向模011- 乘法器耗費資源非常多，相應的也造成了運算速度非常低。

發明內容
本發明的目的是為了解決現有的面向模乘法器耗費資源，速度較低的問題，提出了一種模乘法器。需要說明的是，這裡為了符合電子申請的要求，用「一種模乘法器」來代替「一種模011- 乘法器」，下文所述的模011- 乘法器與模乘法器含義等同。本發明的技術方案是一種模乘法器，包括n位二進位乘法器，η位 CSA(Carry Save Adder)壓縮器陣列，帶進位輸入的η位二進位加法器，2位加法器，第一 η 位二進位加法器和第二 η位二進位加法器，設A和B為所述模乘法器的輸入，共有η位，分別為[n_l 0]，Y為所述模 (2η-3)乘法器的輸出，共有η位，為[η-1:0]，其中A[u:v]，B[u:v]和Y[u:v]分別表示A、B和Y的第ν位到第u位對應的數，具體連接關係如下所述η位二進位乘法器的兩個輸入端分別用於輸入所述模011- 乘法器的兩個
3輸入A和B，所述η位二進位乘法器的輸出為P，其中P為2η位，為[2η_1:0]；所述η位CSA壓縮器陣列的三個輸入端分別用於輸入所述η位二進位乘法器的輸
出P的對應位數據P [n-l:0]、P[2n-lη]禾口 P[2n-2:η#2η-1]，
其中，#為連接符號，所述η位CSA壓縮器陣列的兩個輸出端分別為當前位輸出L[n_1:(l]，進位輸出H[n_1:(l]；所述帶進位輸入的η位二進位加法器的兩個加數輸入端分別用於輸入L[n_1:(l]和 HhH^進位輸入端用於輸入H[Iri]，所述帶進位輸入的η位二進位加法器的輸出為R[n:(l]；所述2位加法器的兩個入端分別用於輸入所述二進位乘法器的輸出對應位P[2lri] 和所述η位CSA壓縮器陣列的進位輸出對應位Hflrf的組合Ph-dHhi以及所述帶進位輸入的η位二進位加法器的輸出的對應位組合R[n]#R[n]所述2位加法器的輸出為G[2:q]所述第一 η位二進位加法器的兩個輸入埠分別用於輸入所述帶進位輸入的η位二進位加法器的R[n_1:(l]和所述2位加法器的輸出G[2:(i]所述第一 η位二進位加法器的輸出為 Τ[η:0]；所述第二 η位二進位加法器的兩個輸入埠分別用於輸入所述第一 η位二進位加法器的輸出的對應位Τ[η_1:(ι]和所述第一 η位二進位加法器的輸出的對應位組合Τ[η]#Τ[η]；所述第二 η位二進位加法器的輸出即是所述模011- 乘法器的輸出Y。本發明的有益效果本發明的模011- 乘法器採用二進位乘法的結果作為運算數 P再處理，從而把傳統模乘法器的多次修正改為一次修正，大大減少了模乘法器的耗費資源，並提高了其運算速度。


圖1是本發明的模(2n_3)乘法器結構示意圖。
具體實施例方式下面結合附圖和具體的實施例對本發明作進一步的闡述。本發明的模乘法器結構如圖1所示，其中，1為η位二進位乘法器，2為η位 CSA(Carry Save Adder)壓縮器陣列，3為帶進位輸入的η位二進位加法器，4為2位加法器，5為第一 η位二進位加法器，6為第二 η位二進位加法器，Α[η_1:0]和Β[η_1:(ι]為1的輸入， r [2n-l:0] 為1的輸出；P [η-1:0]、P [2n-l η]禾口 P [2n-2 :η#2η-1] 為2的輸入，L 7Tm n[n-2: Oftn-I ]
為2的輸
出；L[n_1:Q]、Hh^rf和Hm為3的輸入，R[n:0]為3的輸出屮^·^和R[n]#R[n]為4的輸入，G[2:0]為4的輸出；R[n_1:Q]和G[2:q]為5的輸入，T[n:(1]為5的輸出；T[n_1:Q]和T[n]#T[n]為 6的輸入，Υ[η_1:(1]為6的輸出。具體連接關係可參照發明內容部分。需要說明的是#為連接符號，例如，在 r [2n-2:n#2n-l] \ 『 r [2n-l] 這一位為最低位，而在P這一位為最高位；在P
中，為高位，H[Iri]為低位。這裡，模011- 乘法器採用二進位乘法的結果作為運算數P再處理，從而把傳統模乘法器的多次修正改為一次修正。在本發明的實施中，可以採用硬體描述語言 (VHDL或Verilog)按照本發明所提出的模乘法器的結構設計出所需的模乘法器，便可進行仿真和綜合。此乘法器在一個時鐘周期內可以完成所需運算，簡單高速高效，計算機仿真顯示該乘法器相對於現有的模011- 乘法器在面積和速度方面都有很大的提尚。 本領域的普通技術人員將會意識到，這裡所述的實施例是為了幫助讀者理解本發明的原理，應被理解為發明的保護範圍並不局限於這樣的特別陳述和實施例。凡是根據上述描述做出各種可能的等同替換或改變，均被認為屬於本發明的權利要求的保護範圍。
權利要求
1. 一種模乘法器，包括m位二進位乘法器，η位CSA壓縮器陣列，帶進位輸入的η位二進位加法器，2位加法器，第一 η位二進位加法器和第二 η位二進位加法器， 設A和B為所述模乘法器的輸入，共有η位，分別為[η-1:0]，Υ為所述模乘法器的輸出，共有η位，為[η-1:0]，其中A[u:v]，B[u:v]和Y[u:v]分別表示A、B和Y的第ν位到第u位對應的數，具體連接關係如下所述η位二進位乘法器的兩個輸入端分別用於輸入所述模011- 乘法器的兩個輸入A 和B，所述η位二進位乘法器的輸出為P，其中P為2η位，為[2η_1:0]；所述η位CSA壓縮器陣列的三個輸入端分別用於輸入所述η位二進位乘法器的輸出P 的對應位數據P [n-l:0]、P [2n-l η]和 P [2n-2 :η#2η-1]，其中，#為連接符號，所述η位CSA壓縮器陣列的兩個輸出端分別為當前位輸出L[n_1:(l]，進位輸出H[n_1:(l]；所述帶進位輸入的η位二進位加法器的兩個加數輸入端分別用於輸入L[n_1:(l]和 HhH^進位輸入端用於輸入H[Iri]，所述帶進位輸入的η位二進位加法器的輸出為R[n:(l]； 所述2位加法器的兩個入端分別用於輸入所述二進位乘法器的輸出對應位P[2lri]和所述η位CSA壓縮器陣列的進位輸出對應位H[Iri]的組合Pbjffi^i以及所述帶進位輸入的 η位二進位加法器的輸出的對應位組合R[n]#R[n]所述2位加法器的輸出為G[2:(i]；所述第一 η位二進位加法器的兩個輸入埠分別用於輸入所述帶進位輸入的η位二進位加法器的R[n_1:(l]和所述2位加法器的輸出G[2:(i]所述第一 η位二進位加法器的輸出為 Τ[η:0]『所述第二 η位二進位加法器的兩個輸入埠分別用於輸入所述第一 η位二進位加法器的輸出的對應位Τ[η_1:(ι]和所述第一 η位二進位加法器的輸出的對應位組合Τ[η]#Τ[η]； 所述第二 η位二進位加法器的輸出即是所述模011- 乘法器的輸出Y。
全文摘要
本發明屬於計算機和集成電路領域，公開了一種模(2n-3)乘法器。具體包括n位二進位乘法器(1)，n位CSA壓縮器陣列(2)，帶進位輸入的n位二進位加法器(3)，2位加法器(4)，第一n位二進位加法器(5)和第二n位二進位加法器(6)。本發明的模(2n-3)乘法器採用二進位乘法的結果作為運算數P再處理，從而把傳統模(2n-3)乘法器的多次修正改為一次修正，大大減少了模(2n-3)乘法器的耗費資源，並提高了其運算速度。
文檔編號G06F7/52GK102253822SQ20111023659
公開日2011年11月23日 申請日期2011年8月17日 優先權日2011年8月17日
發明者劉輝華, 周婉婷, 李磊 申請人:電子科技大學