提高淺溝道隔離結構窄寬度效應的方法

2023-06-12 09:19:06 4

提高淺溝道隔離結構窄寬度效應的方法
【專利摘要】本發明提供了一種提高淺溝道隔離結構窄寬度效應的方法，包括：提供包含有第一材料層與第二材料層的半導體襯底；依次形成氧化層與氮化層；進行第一次刻蝕，以在所述氮化層、氧化層、第一材料層和第二材料層上形成第一淺溝道隔離凹槽；在所述第一淺溝道隔離凹槽中，對所述第二材料層進行第二次刻蝕，形成第二淺溝道隔離凹槽；填充隔離材料；去除所述氮化層，形成淺溝道隔離結構。本發明通過對第二材料層進行第二次刻蝕，在保證源/漏區域有效面積不變的情況下，擴大淺溝道隔離結構底部的寬度，增加了淺溝道隔離結構的隔離效果，在一定程度上提高了半導體器件的閾值電壓，從而提高半導體器件的性能。
【專利說明】提高淺溝道隔離結構窄寬度效應的方法

【技術領域】
[0001] 本發明涉及集成電路製造領域，特別涉及一種提高淺溝道隔離結構窄寬度效應的 方法。

【背景技術】
[0002] 半導體器件各元件之間的隔離通常是通過局部矽氧化（LOCOS)和淺溝道隔離 (Shallow Trench Isolation，STI)來實現的。
[0003] 在這兩者中，LOCOS方法的操作簡單，並能同時形成寬隔離薄膜和窄隔離薄膜。但 是，在L0C0S方法中，邊氧化會形成鳥啄型蝕像（bird break)，因而使得隔離區域變寬，導 致源/漏區域的有效面積減少。而且，在L0C0S方法中，取決於熱膨脹係數之間差的應力在 域氧化物薄膜的形成過程中集中到氧化物薄膜的邊緣，導致在矽襯底上形成晶體缺陷而引 起大量的電流洩露。
[0004] 因此，淺溝道隔離技術是必不可少的。淺溝道隔離具有優異的隔離性能、平坦的表 面形狀、良好的抗鎖定性能、幾乎為零的場侵蝕、較小的漏電流和結電容等特點，現已成為 半導體器件製造工藝的主流隔離技術。
[0005] 傳統的形成淺溝道隔離結構的主要工藝步驟包括：
[0006] 步驟01 :提供半導體襯底100,在所述半導體襯底100上依次形成氧化層101和氮 化層102,如圖Ia所示。
[0007] 步驟02:依次刻蝕所述氮化層102、氧化層101和部分半導體襯底100形成淺溝道 隔離凹槽103,如圖Ib所示。
[0008] 採用幹法刻蝕和高深寬比工藝（HARP)形成的淺溝道隔離凹槽103,形貌可以為上 寬下窄的V形或倒梯形。
[0009] 步驟03:採用化學氣相沉積或熱氧化的方法，在所述淺溝道隔離凹槽103內壁形 成襯氧化層104,形成淺溝道隔離凹槽105,如圖Ic所示。
[0010] 步驟04 :採用高深寬比工藝或高密度等離子體化學氣相沉積（HDPCVD)工藝，在所 述淺溝道隔離凹槽105中填充絕緣氧化層106,平坦化所述絕緣氧化層106,並去除氮化層 102,形成淺溝道隔離結構，如圖Id所示。
[0011] 通常，在CMOS器件工藝中，器件的閾值電壓隨著溝道寬度的變窄而增大，即窄寬 度效應（narrow width effect);但是在淺溝道隔離工藝中，器件的閾值電壓隨著溝道寬度 的變窄而降低，稱為反窄寬度效應（reverse narrow width effect)。隨著CMOS器件尺寸 不斷縮小，特別是進入到65nm及以下節點，反窄寬度效應已經成為制約小尺寸器件性能的 重要因素。


【發明內容】

[0012] 本發明提供了一種提高淺溝道隔離結構窄寬度效應的方法，以解決現有技術中隨 著半導體器件尺寸的縮小，半導體器件的閾值電壓隨著溝道寬度的變窄而降低，從而影響 半導體器件性能的問題。
[0013] 本發明提供的提高淺溝道隔離結構窄寬度效應的方法，包括：
[0014] 提供一半導體襯底，所述半導體襯底包含有第一材料層與第二材料層；
[0015] 在所述半導體襯底上依次形成氧化層與氮化層；
[0016] 進行第一次刻蝕，在所述氮化層、氧化層、半導體襯底第一材料層和第二材料層上 形成第一淺溝道隔離凹槽；
[0017] 在所述第一淺溝道隔離凹槽中，對所述半導體襯底第二材料層進行第二次刻蝕， 形成第二淺溝道隔離凹槽；
[0018] 在所述第二淺溝道隔離凹槽中填充隔離材料，並進行平坦化處理；
[0019] 去除所述氮化層，形成淺溝道隔離結構。
[0020] 進一步的，所述半導體襯底第一材料層與第二材料層的材質不同。
[0021] 進一步的，所述半導體襯底第一材料層的材質為矽、鍺化矽或碳化矽。
[0022] 進一步的，所述半導體襯底第二材料層的材質為矽、鍺化矽或碳化矽。
[0023] 進一步的，所述鍺化矽中鍺的摩爾比為0. 2?0. 45。
[0024] 進一步的，所述碳化矽中碳的摩爾比為0. 05?0. 2。
[0025] 進一步的，所述半導體襯底第一材料層的厚度為20nm?100nm。
[0026] 進一步的，所述氧化層的厚度為100A?400A。
[0027] 進一步的，第一次刻蝕為溼法刻蝕。
[0028] 進一步的，所述矽或鍺化矽的第二次刻蝕為溼法刻蝕。
[0029] 進一步的，採用氫氟酸對矽進行溼法刻蝕。
[0030] 進一步的，採用醋酸對鍺化矽進行溼法刻蝕。
[0031] 進一步的，所述碳化矽的第二次刻蝕為幹法刻蝕。
[0032] 進一步的，採用等離子體對碳化矽進行幹法刻蝕
[0033] 進一步的，所述氧化層的材質為氧化矽，所述氮化層的材質為氮化矽，所述隔離材 料的材質為氧化矽。
[0034] 與現有技術相比，本發明具有以下優點：
[0035] 1、本發明的半導體襯底中包含有第一材料層和第二材料層，通過對第二材料層進 行第二次刻蝕，在保證源/漏區域有效面積不變的情況下，擴大淺溝道隔離結構底部的寬 度，增加了淺溝道隔離結構的隔離效果，在一定程度上提高了半導體器件的閾值電壓，從而 提高半導體器件的性能；
[0036] 同時，在淺溝道隔離結構總體尺寸一致的情況下，可以提高源/漏區域的有效面 積，從而在一定範圍內提高了半導體器件的性能；
[0037] 2、本發明所述工藝過程方法簡單，可以與傳統的淺溝道隔離相關工藝相融，只需 增加一次刻蝕，就能實現較好的淺溝道隔離，並且相同的設備可以應用於更低節點的技術 生產，減小設備的更新頻率。

【專利附圖】

【附圖說明】
[0038] 圖Ia?Id是現有技術中形成淺溝道隔離結構主要工藝步驟的結構示意圖。
[0039] 圖2為本發明一實施例所提供的提高淺溝道隔離結構窄寬度效應方法的流程圖。
[0040] 圖3a?3f為本發明一實施例所提供的提高淺溝道隔離結構窄寬度效應方法的各 步驟結構示意圖。

【具體實施方式】
[0041] 以下結合附圖和具體實施例對本發明提出的提高淺溝道隔離結構窄寬度效應的 方法做進一步詳細說明。根據下面說明和權利要求書，本發明的優點和特徵將更清楚，需說 明的是，附圖均採用非常簡化的形式且均使用非精準的比率，僅用於方便、明晰地輔助說明 本發明實施例的目的。
[0042] 本發明的核心思想是：半導體襯底中包含有第一材料層和第二材料層，通過對底 部的第二材料層進行第二次刻蝕，在保證源/漏區域有效面積不變的情況下，擴大淺溝道 隔離結構底部的寬度，增加了淺溝道隔離結構的隔離效果，在一定程度上提高了半導體器 件的閾值電壓，從而提高半導體器件的性能。
[0043] 圖2為本發明一實施例所提供的提高淺溝道隔離結構窄寬度效應的方法流程圖， 如圖2所示，本發明提出的一種提高淺溝道隔離結構窄寬度效應的方法，包括以下步驟：
[0044] 步驟SOl :提供一半導體襯底，所述半導體襯底包含有第一材料層與第二材料層；
[0045] 步驟S02:在所述半導體襯底上依次形成氧化層與氮化層；
[0046] 步驟S03:進行第一次刻蝕，在所述氮化層、氧化層、半導體襯底第一材料層和第 二材料層上形成第一淺溝道隔離凹槽；
[0047] 步驟S04:在所述第一淺溝道隔離凹槽中，對所述半導體襯底第二材料層進行第 二次刻蝕，形成第二淺溝道隔離凹槽；
[0048] 步驟S05:在所述第二淺溝道隔離凹槽中填充隔離材料，並進行平坦化處理；
[0049] 步驟S06 :去除所述氮化層，形成淺溝道隔離結構。
[0050] 圖3a?3f為本發明一實施例提供的提高淺溝道隔離結構窄寬度效應方法的各步 驟結構示意圖，請參考圖2所示，並結合圖3a?圖3f，詳細說明本發明提出的提高淺溝道隔 離結構窄寬度效應的方法：
[0051] 步驟SOl:提供一半導體襯底200,所述半導體襯底包含有第一材料層202與第二 材料層201，如圖3a所示。
[0052] 本實施例中，所述第一材料202的材質為矽（Si)、鍺化矽（SiGe)或碳化矽（SiC)， 所述第二材料層201的材質為矽、鍺化矽或碳化矽，所選擇的第一材料層202與第二材料層 201的材質不同。所述鍺化矽中鍺的摩爾比為0. 2?0. 45,例如0. 2、0. 25、0. 3、0. 35、0. 4、 〇. 45,其中，較佳的摩爾比為0. 3;所述碳化矽中碳的摩爾比為0. 05?0. 2,例如0. 05、0. 1、 0. 15、0. 2,其中較佳的摩爾比為0. 1。
[0053] 所述半導體襯底200中的第一材料202的厚度為20nm?IOOnm,例如20nm、40nm、 60nm、80nm、100nm，較佳的厚度為60nm;後續工藝中製造的淺溝道隔離結構的底部位於所 述第二材料層201中；所述半導體襯底200可以只包括第一材料層201和第二材料層202， 也可以包括第三材料層，位於所述第二材料層的底部，可以是矽襯底、鍺矽襯底或絕緣體上 矽（SOI)，或本領域技術人員公知的其他半導體襯底。
[0054]步驟S02:在所述半導體襯底200上依次形成氧化層203與氮化層204,如圖3b所 /Jn〇
[0055] 在半導體襯底200上可以通過熱氧化法形成氧化層203,也可以採用其它的方法 形成，所述氧化層203可以為氧化矽。所述氧化層203的厚度為100A?400A，例如100A 、200A、3〇〇A、400A，較佳的厚度為 300A。
[0056] 之後，可以採用低壓化學氣相沉積或等離子體輔助沉積法在氧化層203上形成氮 化層204,用於後續刻蝕過程中保護氧化層203,所述氮化層204可以為氮化矽。
[0057] 步驟S03:進行第一次刻蝕，以在所述氮化層204、氧化層203、半導體襯底第一材 料層202和第二材料層201上形成第一淺溝道隔離凹槽205,如圖3c所示。
[0058] 本步驟中，首先旋塗光刻膠層（未圖示)，再對所述光刻膠層進行曝光顯影后，定義 出第一淺溝道隔離凹槽。然後以圖形化的光刻膠層為掩膜，採用溼法刻蝕依次刻蝕所述氮 化層204、氧化層203、半導體襯底第一材料層202和第二材料層201，以形成第一淺溝道隔 離凹槽205。
[0059] 步驟S04:在所述第一淺溝道隔離凹槽205中，對所述半導體襯底第二材料層201 進行第二次刻蝕，形成第二淺溝道隔離凹槽206,如圖3d所示。
[0060] 本實施例中，第二次刻蝕根據所述第二層材料201材質的不同，採取不同的刻蝕 方法。所述第二層材料201的材質為矽或鍺化矽時，採用溼法刻蝕，例如採用氫氟酸對矽進 行溼法刻蝕，採用醋酸對鍺化矽進行溼法刻蝕，也可以採用本領域技術人員公知的其它刻 蝕方法。所述第二層材料201的材質為碳化矽時，採用幹法刻蝕，例如採用等離子體對碳化 矽進行幹法刻蝕，當然也可以採用其它已知的刻蝕方法。
[0061] 第二次刻蝕擴大了第一淺溝道隔離凹槽的底部寬度，最終擴大了淺溝道隔離結構 的底部寬度，但是沒有改變第一材料層的刻蝕尺寸，即在不改變淺溝道隔離結構頂層的尺 寸，保證源/漏區域有效面積不變的情況下，增加了淺溝道隔離結構的隔離效果，在一定程 度上提高了半導體器件的閾值電壓，從而提高半導體器件的性能。同時，在淺溝道隔離結構 總體尺寸一致的情況下，可以提高源/漏區域的有效面積，從而在一定範圍內提高了半導 體器件的性能。
[0062] 步驟S05:在所述第二淺溝道隔離凹槽206中填充隔離材料207,並進行平坦化處 理，如圖3e所示。
[0063] 向第二淺溝道隔離凹槽206中沉積常規的用在淺溝道隔離中的隔離材料，以獲得 填滿第二淺溝道隔離凹槽206的隔離材料層207,例如，隔離材料可以選擇氧化矽，或者本 領域技術人員公知的其它隔離材料。然後，採用化學機械研磨的方法對所述隔離材料層進 行平坦化，至所述氮化層204頂部。在其他實施例中，也可以採用其它的方法進行平坦化。
[0064] 步驟S06:去除所述氮化層204,形成淺溝道隔離結構，如圖3f所示。
[0065] 採用溼法刻蝕去除所述氮化層204,本實施例中，採用磷酸溶液去除所述氮化層 204,所述磷酸溶液中磷酸的質量百分比為80%?90%，所述磷酸的蝕刻率為45?55A/min，在上述範圍內，所述磷酸溶液的濃度不會因為濃度過大而使蝕刻率過快而不易控制， 同時避免濃度過小則會使蝕刻率較慢而降低製作效率。在其他實施例中，可以採用不同的 刻蝕液或不同的刻蝕方法刻蝕氮化層204。
[0066] 綜上所述，本發明的半導體襯底中包含有第一材料層和第二材料層，通過對第二 材料層進行第二次刻蝕，在保證源/漏區域有效面積不變的情況下，擴大淺溝道隔離結構 底部的寬度，增加了淺溝道隔離結構的隔離效果，在一定程度上提高了半導體器件的閾值 電壓，從而提高半導體器件的性能；同時，在淺溝道隔離結構總體尺寸一致的情況下，可以 提高源/漏區域的有效面積，從而在一定範圍內提高了半導體器件的性能；本發明所述工 藝過程方法簡單，可以與傳統的淺溝道隔離相關工藝相融，只需增加一次刻蝕，就能實現較 好的淺溝道隔離，並且相同的設備可以應用於更低節點的技術生產，減小設備的更新頻率。
[0067] 上述描述僅是對本發明較佳實施例的描述，並非對本發明範圍的任何限定，本發 明領域的普通技術人員根據上述揭示內容做的任何變更、修飾，均屬於權利要求書的保護 範圍。
【權利要求】
1. 一種提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，包括： 提供一半導體襯底，所述半導體襯底包含有第一材料層與第二材料層； 在所述半導體襯底上依次形成氧化層與氮化層； 進行第一次刻蝕，在所述氮化層、氧化層、半導體襯底第一材料層和第二材料層上形成 第一淺溝道隔離凹槽； 在所述第一淺溝道隔離凹槽中，對所述半導體襯底第二材料層進行第二次刻蝕，形成 第二淺溝道隔離凹槽； 在所述第二淺溝道隔離凹槽中填充隔離材料，並進行平坦化處理； 去除所述氮化層，形成淺溝道隔離結構。
2. 如權利要求1所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述半 導體襯底第一材料層與第二材料層的材質不同。
3. 如權利要求2所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述半 導體襯底第一材料層的材質為娃、錯化娃或碳化娃。
4. 如權利要求3所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述半 導體襯底第二材料層的材質為娃、錯化娃或碳化娃。
5. 如權利要求4所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述錯 化娃中錯的摩爾比為0. 2?0. 45。
6. 如權利要求4所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述碳 化娃中碳的摩爾比為0. 05?0. 2。
7. 如權利要求1所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述半 導體襯底第一材料層的厚度為20nm?lOOnm。
8. 如權利要求1所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述氧 化層的厚度為100 A?400 A。
9. 如權利要求1所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述第 一次刻蝕為溼法刻蝕。
10. 如權利要求4所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述娃 或錯化娃的第二次刻蝕為溼法刻蝕。
11. 如權利要求10所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，採用 氨氣酸對娃進行溼法刻蝕。
12. 如權利要求10所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，採用 醋酸對錯化娃進行溼法刻蝕。
13. 如權利要求4所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，所述碳 化娃的第二次刻蝕為幹法刻蝕。
14. 如權利要求13所述的提高淺溝道隔離結構窄寬度效應的方法，其特徵在於，採用 等離子體對碳化娃進行幹法刻蝕。
15. 如權利要求1至14中任意一項所述的提高淺溝道隔離結構窄寬度效應的方法，其 特徵在於，所述氧化層的材質為氧化娃，所述氮化層的材質為氮化娃，所述隔離材料的材質 為氧化娃。
【文檔編號】H01L21/311GK104425338SQ201310365515
【公開日】2015年3月18日 申請日期:2013年8月20日 優先權日:2013年8月20日
【發明者】趙猛, 洪中山 申請人:中芯國際集成電路製造(上海)有限公司