Cmos結構及其製造方法

2023-06-01 23:27:51 2

專利名稱：Cmos結構及其製造方法
技術領域：
本發明涉及具有增強的性能的CMOS結構。
背景技術：
在半導體電路中，通常場效應電晶體(FET)用作開關器件或信號處 理器件。為了降低功耗，通常以典型地稱為互補金屬氧化物半導體(CMOS) 結構的互補摻雜(即，包括n導電類型摻雜劑和p導電類型摻雜劑)的場 效應電晶體對的形式製造場效應電晶體。場效應電晶體結構和器件製造的新的發展已經集中於在場效應電晶體 結構內使用機械應力層，以便在場效應電晶體結構內提供機械應變的溝道 區域。繼而，希望機械應變的溝道區域在場效應電晶體器件中提供提高的 電荷載流子遷移率。典型地，對於用於製造場效應電晶體結構的常規晶體 取向的半導體襯底，為了增加n-FET器件溝道的電子電荷栽流子遷移率， 拉伸溝道應變是希望的，而為了增加p-FET器件溝道的空穴電荷載流子遷 移率，壓縮溝道應變是希望的。因此，根據基於溝道應變差異的上述希望的FET器件極性，應該清楚，CMOS結構內的互補摻雜的FET器件可以從互補的應力和應變水平中受益。然而，在i殳計和製造CMOS結構時，通常難以在n-FET溝道和p-FET溝道中有效地實現這樣的不同的應力和應變水平。在半導體製造領域中，公知具有增強的性能的各種CMOS結構及其製造方法。Donaton等在2006年IEDM Technical Digest的"Design andFabrication of MOSFETs with a Reverse Embedded SiGe (Rev.e畫SiGe)Structure"中公開了具有增強的性能的CMOS結構的特定的實例(在矽/矽-鍺合金雙層n-FET溝道結構內使用矽-鍺合金應力源(stressor)層)。半導體結構和半導體器件的尺寸一定會繼續減小，而對於提高半導體器件性能的需求也一定會繼續增加。因此，在減小尺寸的同時可以提供增 強的性能的CMOS結構以及用於製造這些CMOS結構的方法是希望的。發明內容本發明包括CMOS結構和用於製造所述CMOS結構的方法。所述 CMOS結構包括具有溝道的n-FET器件，所述溝道包括位於矽-鍺合金材 料層上的矽材料層。所述CMOS結構還包括具有溝道的p-FET，所述溝 道包括位於矽-鍺-碳合金材料層上的矽材料層。在本發明中(1)所述矽-鍺合金材料層在所述n-FET器件溝道內誘 導希望的拉伸應變；以及(2 )所述矽-鍺-碳合金材料層在所述p-FET器件 溝道內抑制了的不希望的拉伸應變。根據本發明的半導體結構包括位於襯底內的n-FET器件和p-FET器 件。所述n-FET器件具有第一溝道，所述第一溝道包括位於矽-鍺合金材 料層上的第一矽材料層。所述p-FET器件具有第二溝道，所述第二溝道包 括位於矽-鍺-碳合金材料層上的笫二矽材料層。形成第 一 區域，所述第 一 區域包括位於矽-鍺合金材料層上的第 一矽材料 層。所述第一區域與第二區域橫向分離，所述第二區域包括位於同樣在所 述襯底之上形成的矽-鍺-碳合金材料層上的第二矽材料層。所述特定的方 法還包括在所述襯底之上形成n-FET和p-FET,所述n-FET使用所述第 一區域作為第一溝道，所述p-FET使用所述第二區域作為第二溝道。用於製造4艮據本發明的所述半導體結構的另一特定的方法包括在襯底 之上形成矽-鍺合金材料層。所述另 一方法還包括將碳選擇性地併入到所述 矽-鍺合金材料層中，以便在所述襯底之上形成矽-鍺合金材料子層和橫向 鄰近的矽-鍺-碳合金材料子層。所述另 一方法還包括在所述矽-鍺材料子層 上形成第一矽材料子層並在所述橫向鄰近的矽-鍺-碳合金材料子層上形成第二矽材料子層。所述另 一方法還包括使用所述第 一矽材料子層和所述矽-鍺合金材料子層作為溝道來形成n-FET。所述另一方法還包括使用所述第 二矽材料子層和所述矽-鍺-碳合金材料子層作為溝道來形成p-FET。


如下所述，根據優選的實施例的說明來理解本發明的目的、特徵和優 點。根據附圖來理解優選的實施例的說明，該附圖形成了本公開的材料部 分，其中圖l至圖14示出了一系列示意性的截面圖，其示例了製造# 據本發明 的特定實施例的CMOS結構的漸進階段的結果。本發明的特定實施例包括 本發明的優選實施例。
具體實施方式
根據下面的說明來理解本發明，本發明包括這樣的CMOS結構，該 CMOS結構包括不同的溝道材料成分，在CMOS結構內該不同的溝道材 料成分在n-FET器件溝道和p-FET器件溝道中提供不同的機械應力和應 變水平。在上述附圖的範圍內理解下面的說明。由於希望附圖用於示例的 目的，所以不必按比例繪製附圖。圖l至圖14示出了一系列示意性的截面圖，其示例了製造根據本發明 的特定實施例的CMOS結構的漸進階段的結果。本發明的特定實施例包括 本發明的優選實施例。圖l示出了處於製造的初始階段的才艮據優選的實施 例的CMOS結構的示意性截面圖。圖1示出了基礎半導體襯底10a。掩埋的介質層11位於基礎半導體襯 底10a上，以及表面半導體層10b位於掩埋的介質層11上。基礎半導體 襯底10a、掩埋的介質層11以及表面半導體層10b —起構成了絕緣體上半 導體襯底。圖1還示出了位於表面半導體層10b上的矽-鍺合金材料層12。最後， 圖1示出了位於矽-鍺合金材料層12上的屏蔽層13。基礎半導體襯底10a通常包括幾種半導體材料中的任何一種。非限制 性的實例包括矽、鍺、矽-鍺合金、碳化矽、矽-鍺-碳合金以及化合物(即， III-V和II-VI族)半導體材料。化合物半導體材料的非限制性的實例包括 砷化鎵、砷化銦和磷化銦半導體材料。然而，更具體而言，基礎半導體襯 底10a典型地包括具有常規厚度的矽半導體材料。掩埋的介質層11包括幾 種介質材料中的任何一種。具體而言，非限制性的實例包括矽的氧化物、 氮化物以及氧氮化物，但是並不排除其它元素的氧化物、氮化物以及氧氮 化物。掩埋的介質層ll包括晶體或非晶體介質材料，優選晶體介質材料。 可以使用幾種方法中的任何一種形成掩埋的介質層11。非限制性的實例包 括離子注入方法、熱或等離子體氧化或氮化方法、化學氣相澱積方法以及 物理氣相澱積方法。典型地，掩埋的介質層11包括構成基礎半導體襯底 10a的半導體材料的氧化物(即，根據以上公開，典型地氧化矽)。典型 地，掩埋的介質層11具有約500至約2000埃的厚度。表面半導體層iob包括構成基礎半導體襯底10a的幾種半導體材料中 的任何一種。關於化學成分、摻雜劑極性、摻雜劑濃度以及晶體取向，表 面半導體層lOb和基礎半導體襯底10a可以包括相同或不同的半導體材 料。與基礎半導體襯底10a相似，表面半導體層10b典型地包括矽半導體 材料。典型地，表面半導體層10b和基礎半導體襯底10a具有相同的晶體 取向。典型地，表面半導體層10b具有約50至約2000埃的厚度。可以使用幾種方法中的任何一種製造圖1中示例的半導體結構的絕緣 體上半導體襯底部分。非限制性的實例包括層壓方法、層轉移方法以及注 氧分離(SIMOX)方法。雖然圖1基於包括基礎半導體襯底10a、掩埋的介質層11以及表面半 導體層10b的絕緣體上半導體襯底示例了本發明的實施例，但卻並沒有限 制本實施例和本發明。而是，在某些條件下還可以使用體半導體襯底(基 礎半導體10a和表面半導體層10b具有相同的化學成分和晶體取向，但沒 有掩埋的介質層ll)來實踐本實施例和可選的實施例。簡單起見，這樣示 例了本實施例的後續的截面圖，在其中沒有掩埋的介質層11並具有單個的半導體襯底10 (或其衍生物(derivative))而不;L&礎半導體襯底10a和表 面半導體層10b。矽-鍺合金材料層12典型地包括矽-鍺合金，該矽-鍺合金包括原子百分 數為約5至約50的鍺含量。典型地使用外延化學氣相澱積方法形成矽-鍺 合金材料層12，該外延化學氣相澱積方法使矽-鍺合金材料層12具有表面 半導體層10b (其典型地包括矽半導體材料)的晶體取向。除了其它的方 法之外，通常在半導體製造領域中外延化學氣相澱積方法也是常規的，並 且除了使用其它的材料之外，外延化學氣相澱積方法還使用矽源材料和鍺 源材料(以及澱積條件)，通常其在半導體製造領域中同樣是常規的。典 型地，矽-鍺合金材料層12具有約50至約1000埃的厚度。希望屏蔽層13包括屏蔽材料，其用於抑制進一步處理CMOS結構時 易發生的離子注入溝道效應(channeling)，在圖1中示例了該CMOS結 構的示意性截面圖。因此，典型地，這樣的屏蔽材料包括介質氧化物材料、 介質氮化物材料或者介質氧氮化物材料。可以使用在半導體製造領域中通 常常規的幾種方法中的任何一種來形成屏蔽材料。該方法的非限制性的實 例包括熱或等離子體氧化或氮化方法、化學氣相澱積方法以及物理氣相澱 積方法。典型地，屏蔽層13包括矽氧化物屏蔽材料。典型地，屏蔽層13 具有約10至約500埃的厚度。圖2首先示出了掩模層14,該掩模層14位於圖1示例了其示意性截 面圖的CMOS結構的左側上並覆蓋左側的CMOS結構。希望在圖2示例 了其示意性截面圖的CMOS結構的左側製造n-FET器件，同時希望在圖 2示例了其示意性截面圖的CMOS結構的未覆蓋的右側製造p-FET器件。掩模層14包括半導體製造領域中通常常規的幾種掩模材料中的任何 一種。特定的非限制性的實例包括硬掩模材料和光致抗蝕劑掩模材料。對 於圖2示例了其示意性截面圖的CMOS結構的進一步處理而言，光致抗蝕 劑掩模材料通常更為普遍，並且也更為有效。光致抗蝕劑材料的非限制性 的實例包括正光致抗蝕劑材料、負光致抗蝕劑材料以及混合光致抗蝕劑材 料。典型地，掩^t層14包括具有約500至約10000埃的厚度的正光致抗蝕劑材料或負光致抗蝕劑材料。圖2還示出了被注入到圖1示例的矽-鍺合金材料層12的右側中的碳 注入離子的劑量15,以便通過矽-鍺合金材料層12提供(1)掩模層14 覆蓋的矽-鍺合金材料層12a (即，子層)；以及(2 )掩模層14未覆蓋的 矽-鍺-碳合金材料層12b (即，子層)。碳注入離子的劑量15具有這樣的 空間(aerial)密度和離子注入能量，其可以使矽-鍺-碳合金材料層12b具 有原子百分數為約0.5至約3的完美均勻分布的碳含量。為了在矽-鍺-碳合 金材料層12b內實現上述碳含量的均勻分布，典型地，將碳注入離子的劑 量15設置為具有約5E14至約2E16碳原子每平方釐米的劑量和約1至約 15KeV的離子注入能量。雖然圖2示例了用於由矽-鍺合金材料層12製造矽-鍺-碳合金材料層 12b的碳離子注入方法，但該實施例不必受此限制。而且，該實施例還涵 蓋用於形成矽-鍺-碳合金材料層12b時選擇性地將碳引入到矽-鍺合金材料 層12中的可選的方法。這樣的可選的方法包括，但不必限於，碳擴散方法 和碳等離子體處理方法。圖3首先示出了從圖2的CMOS結構剝離掩模層14的結果。可以使 用適合於構成掩模層14的掩模材料的幾種方法和材料中的任何一種，從圖 2的CMOS結構剝離掩模層14。當掩模層14包括光致抗蝕劑掩模材料時， 可以使用溼法化學剝離方法、幹法等離子體剝離方法或使用溼法化學剝離 方法和幹法等離子體剝離方法的組合來剝離掩模層14。圖3還示出了熱退火圖2示例的CMOS結構的結果，從而提供(1) 源自矽-鍺合金材料層12a的矽-鍺合金材料層12a，；以及(2 )源自矽-鍺-碳合金材料層12b的矽-鍺-碳合金材料層12b，。使用熱處理16,來進行熱 退火。提供熱處理16以便在形成矽-鍺-碳合金材料層12b，(其同樣複製 了半導體襯底10的晶向)時確保矽-鍺-碳合金材料層12b的重結晶。因為 使用圖2示例的碳注入離子的劑量15注入矽-鍺材料層12的暴露的部分， 這通常會造成矽-鍺-碳合金材料層12b的非晶化，所以通常需要這樣的重 結晶。雖然上面未具體公開，但是在使用碳注入離子的劑量15注入之前，通常可以考慮預非晶化矽-鍺合金材料層12的相關部分。預非晶化離子包 括矽、鍺和氬離子，但不局限於此。可以在約550至約1200攝氏度的溫度下，以約300分鐘的時長，提供 熱處理16作為固相外延熱處理。可選地，除其它的方法之外，熱處理16 還包括半導體製造技術中通常常規的雷射熱退火處理，該雷射熱退火處理 在約1000至約1410攝氏度的溫度下進行約1納秒至約100亳秒的時長。圖4首先示出了從圖3的CMOS結構剝離屏蔽層13的結果。除了其 它的方法外，還可以使用半導體製造技術中通常常規的方法和材料剝離屏 蔽層13。具體而言，當屏蔽層13包括氧化矽屏蔽材料時，可以使用利用 氫氟酸蝕刻劑的溼法化學剝離方法來剝離屏蔽層13。可選地，可以使用幹 法等離子體蝕刻方法剝離屏蔽層13。圖4還示出了位於已經剝離了屏蔽層13的矽-鍺合金材料層12a，和矽國 鍺-碳合金材料層12b，上的矽材料層18。與圖1示例的矽-鍺合金材料層12 相似，同樣使用外延化學氣相澱積方法形成矽材料層18，該方法還保持和 複製了半導體襯底10的晶向。典型地，矽材料層18具有約50至約1000 埃的厚度。圖5示出了位於對應的多個隔離溝槽內的多個隔離區域20，蝕刻該隔 離溝槽通過或進入(1)矽材料層18 (即，形成第一矽材料層18a和第 二矽材料層18b) ; (2 )矽-鍺合金材料層12a，(即，形成矽-鍺合金材料 層12a" ) ; ( 3 )矽-鍺-碳合金材料層12b，(即，形成矽-鍺-碳合金材料層 12b");以及(4)半導體襯底10 (即，形成半導體襯底10，)。為了最 終製造部分地包括作為溝道的第一矽材料層18a的n-FET器件以及部分地 包括作為溝道的笫二矽材料層18b的p-FET器件，圖5還示出了適宜地摻 雜上述層和半導體襯底10，。隔離區域20包括幾種隔離材料中的任何一種，典型地該幾種隔離材料 包括介質隔離材料。典型地，隔離區域20包括這樣的介質隔離材料，其選 自用於形成掩埋的介質層ll的同一組介質隔離材料。然而，用於製造隔離 區域20的方法與用於製造掩埋的介質層11的方法是不同的。典型地，隔離區域20包括氧化矽或氮化矽介質材料，或其組合或疊層。典型地，隔離 區域20具有常規尺寸。圖6 (以截面形式)示出了 (1)位於第一矽材料層18a和第二矽材 料層18b上的多個柵極介質22; (2 )位於多個柵極介質22上的多個柵極 電極24;以及(3)位於多個柵極電極24上的多個蓋帽層26。上述層22、 24和26中的每一個包括半導體製造領域中的常規材料並 具有常規尺寸。還可以使用半導體製造領域中的常規的方法形成上述層 22、 24和26中的每一個。柵極介質22包括常規厚度的常規介質材料例如具有真空中測量的約4 (即，典型地為氧化矽)至約8 (即，典型地為氮化矽)的介電常數的矽 的氧化物、氮化物和氧氮化物。可選地，通常柵極介質22包括具有約8 到至少約100的介電常數的較高介電常數的介質材料。這樣的較高介電常 數的介質材料包括，但不局限於，氧化鉿、矽酸鉿、氧化鋯、氧化鑭、氧 化鈥、鈥酸鋇鍶(barium-strontium-titantate)(BST)以及鈥鋯酸鉛 (lead-zirconate-titanate)(PZT)。可以使用適於其材料成分的幾種方法中的 任何一種來形成柵極介質22。非限制性的實例包括熱或者等離子體氧化或 氮化方法、化學氣相澱積方法(包括原子層澱積方法)以及物理氣相澱積 方法。柵極電極24可以包括常規厚度的常規柵電極材料，該常規柵電極材料 包括但不限於特定的金屬、金屬合金、金屬氮化物和金屬矽化物，以及其 疊層和其組合。柵極電極24還包括摻雜的多晶矽和多晶矽-鍺合金材料 (即，具有約lel8至約le22摻雜劑原子每立方釐米的摻雜劑濃度)以及 多晶化物(polycide)材料(摻雜的多晶矽/金屬矽化物疊層材料)。相似 地，還可以使用幾種方法中的任何一種形成上述材料。非限制性的實例包 括自對準珪化物(salicide)方法、化學氣相澱積方法以及物理氣相澱積方 法例如但不限於蒸發方法和濺射方法。蓋帽層26包括蓋帽材料，該蓋層材料典型地包括硬掩模材料。介質硬 掩模材料是最普遍的，但決不會限制本實施例或本發明。硬掩模材料的非限制性的實例包括矽的氧化物、氮化物和氧氮化物。但不排除其它元素的 氧化物、氮化物和氧氮化物。可以使用半導體製造領域中的幾種常規方法 中的任何一種來形成蓋帽材料。非限制性的實例包括化學氣相澱積方法和物理氣相澱積方法。典型地，蓋帽層26包括具有約100至約1000埃的厚 度的氧化矽蓋帽材料或氮化矽蓋帽材料。圖7示出了鄰近和鄰接柵極介質22、柵極電極24和蓋帽層26的相對 的側壁的多個第一間隔物28 (即，在截面視圖中為多個間隔物層，而在平 面視圖中為單個的間隔物層)。圖7還示出了通過柵極電極24分離的位於 第一矽材料層18a (即，用於n-FET器件)內的多個擴展區域30a以及位 於第二矽材料層18b (即用於p-FET器件)內的多個擴展區域30b，在柵 極電極24之下為溝道區域，溝道區域同樣分離了各擴展區域30a或30b。在本實施例中，可以先形成第一間隔物28或先形成擴展區域30a和 30b，但是典型地首先形成第一間隔物28。第一間隔物28典型地包括介質間隔物材料。與本實施例中的其它介質 結構相似，候選的介質間隔物材料同樣包括矽的氧化物、氮化物和氧氮化 物。同樣不排除其它元素的氧化物、氮化物和氧氣化物。使用均厚(blanket) 層澱積和各向異性的回蝕刻方法形成第一間隔物28，該回蝕刻方法4吏用用 於蝕刻目的的各向異性蝕刻等離子體。第一間隔物28包括與蓋帽層26不 同的介質材料，雖然相同的材料不是本實施例或本發明的限制。除了其它的摻雜劑外，擴展區域30a或30b還包括半導體製造領域中 通常常規的摻雜劑。n摻雜劑用於n-FET擴展區域30a。p摻雜劑用於p-FET 擴展區域30b。 n摻雜劑的非限制性的實例包括砷摻雜劑、磷摻雜劑、以 及其卣化物和其氫化物。可以使用具有適宜的極性的上述摻雜劑中的任何 一種用於形成擴展區域30a和30b,以及本實施例下面描述的其它摻雜區 域。不排除較不常見的其它可選的摻雜劑。如上所述，可以在形成第一間 隔物28之前或之後形成擴展區域30a和30b。因此，當使用至少使用柵極 電極24作為掩模的離子注入方法時，使用常規處理條件形成擴展區域30a 和30b。圖8首先示出了位於柵極電極疊層22/24/26上(並鄰接第一間隔物28 ) 的第一掩模層29a，柵極電極疊層22/24/26位於第一含矽的材料層18a之 上。通常可以由幾種掩模材料中的任何一種形成第一掩模層29a，其中幾 種掩模材料的非限制性的實例為光致抗蝕劑掩模材料和硬掩模材料。更具 體而言，典型地希望由掩模材料形成第一掩模層29a，對於蝕刻工藝和隨 後的選擇性外延澱積工藝，該掩模層掩蔽了下面的材料。因此，第一掩模 層29a典型地包括硬掩模材料(即，包括，但不限於，選自氧化矽材料、 氮化矽材料或氧氮化矽材料的適宜的材料)，該硬掩模材料允許蝕刻第二 矽材料層18b、矽-鍺-碳合金材料層12b，，以及半導體襯底10，，從而形成 多個溝槽A2，該多個溝槽A2由隔離區域20、第二矽材料層18b，、矽-鍺-碳合金材料層12b，，，以及半導體襯底IO，，限定。典型地，溝槽A2具有約 100至約2000埃的深度。典型地使用各向異性等離子體蝕刻方法進行形成溝槽A2的上述蝕刻， 但是不排除包括各向同性等離子體蝕刻方法和各向同性溼法化學蝕刻方法 的各向同性蝕刻方法。典型地，各向異性等離子體蝕刻方法將使用含氯的蝕刻劑氣體成分，該含氯的蝕刻劑氣體成分提供了含矽的材料相對於隔離 區域20和掩蔽層29a的蝕刻選擇性，該含珪的材料構成了第二矽材料層 18b、矽-鍺-碳合金材料層12b"以及半導體襯底10，。 在圖8中還示出了 源自圖7中示例的擴展區域30b的擴展區域30b，。圖9示出了使用完全填充溝槽A2的多個矽-鍺合金材料層32b回填充 圖8的示意性截面圖示例的溝槽A2的結果。希望多個矽-鍺合金材料層32b 提供與隔離區域20名義上共面的表面。與本實施例中的其它半導體材料層 相似，希望使用外延化學氣相澱積方法來形成多個矽-鍺合金材料層32b。圖10和圖11與圖8和圖9基本對應，但卻使用這樣的掩模層29b， 該掩模層29b覆蓋第二矽材料層18b，和矽-鍺-碳合金材料層12b，"之上的 柵極電極疊層22/24/26 (並鄰接間隔物28)，而不覆蓋第一矽材料層18a 和矽-鍺合金材料層12a"之上的柵極電極疊層22/24/26。如在圖10中更具 體示例的，上述覆蓋物用於通過蝕刻第一矽材料層18a、矽-鍺合金材料層12a"以及半導體襯底IO"形成對應的第一矽材料層18a，(包括擴展區域 30a，)、對應的矽-鍺合金材料層12a"，以及對應的半導體襯底10"，來形成 多個溝槽A1。另外，溝槽Al通常與圖8中示例的溝槽A2相似。特別地，圖ll還示出了被回填充到圖10中示例的溝槽Al中的矽材 料層32a。另外，矽材料層32a基本上與矽-鍺合金材料層32b相似，但是 矽材料層32a包括矽(即，典型地半導體)材料而不是矽-鍺合金(即，典 型地半導體)材料。由此，圖11示例了 CMOS結構，該CMOS結構包括用於設置n-FET 源極和漏極區域的矽材料層32a以及用於設置p-FET源極和漏極區域的矽 -鍺合金材料層321)。在該實施例和本發明中，用於在CMOS結構內設置 n-FET器件和p-FET器件的源極和漏極區域的這樣的不同的材料成分是 可選的。而且，在圖11的CMOS結構中用於設置源極和漏極區域的區域 可以僅包括矽半導體材料或僅包括矽-鍺合金半導體材料。相似地，雖然圖8至圖11的示意性截面圖將本實施例示例為，在將矽 材料層32a形成到溝槽Al中之前先將矽-鍺合金材料層32b形成到溝槽 A2中，但同樣不希望這樣的處理順序成為本實施例的限制。而且，本實施 例還涵蓋這樣的處理順序，在將矽-鍺合金材料層32b形成到溝槽A2中之 前先將矽材料層32a形成到溝槽Al中。雖然本實施例包括兩個處理順序， 但是在確定的環境下，與圖8至圖11中示例的處理順序列相比，該可選的 處理順序是優選的。圖12示出了多個擴展區域30a和30b,通過使用柵極電極疊層22/24/26 和第一間隔物28作為掩模重新注入擴展區域30a，和30b，形成該多個擴展 區域30a和30b。使用與用於製造第一實例中的擴展區域30a和30b的離 子注入條件相似、等價或相同的離子注入條件，注入擴展區域30a和30b。圖13首先示出了在多個第一間隔物28上形成多個可選的第二間隔物 34的結果。該多個第二間隔物34包括與用於形成多個第一間隔物28的材 料相似、等價或相同的材料、具有與用於形成多個第一間隔物28的尺寸相 似、等價或相同的尺寸並使用與用於形成多個第一間隔物28的方法相似、等價或相同的方法。可以由相同的間隔物材料來形成多個第二間隔物34 和多個第一間隔物28，雖然本實施例和本發明未受到這樣的限制。圖13還示出了至少部分地位於多個矽材料層32a和多個矽-鍺合金材 料層32b內的多個源極和漏極區域30a"和30b"。注入多個源極和漏極區 域30a"和30b"以便與多個擴展區域30a，和30b，合併。使用柵極電極疊 層22/24/26、第一間隔物28以及第二間隔物34作為掩模，注入多個源極 和漏極區域30a，，和30b"。雖然用於形成擴展區域30a和30b、以及對應 的源極和漏極區域30a"和30b"的單個的摻雜劑種(species)的化學成分 不必是相同的，但是典型地，多個源極和漏極區域30a"或30b"的極性與 多個對應的擴展區域30a'和30b，的極性是相同的。典型地，注入多個源極 和漏極區域30a，，和30b"以便在源極和漏極區域30a"或30b"的較大的接 觸區域部分內提供約1E19至約2E21摻雜劑原子每立方釐米的摻雜劑濃 度。圖14首先示出了從柵極電極24剝離蓋帽層26的結果。雖然在本實施 例中未具體示例，但是根據圖13的示意性截面圖，可選地，可以在形成源 極和漏極區域30a，，和30b，，之前去除蓋帽層26。可以使用半導體製造領域 中的常規的方法和材料從柵極電極24剝離蓋帽層26。非限制性的實例包 括溼法化學剝離方法和材料，以及幹法等離子體剝離方法和材料。當第二 間隔物34包括相似的材料時，幹法等離子體剝離方法允許蓋帽層26的選 擇性剝離，所以在某些條件下幹法等離子體剝離方法是優選的。圖14還示出了位於源極和漏極區域30a"和30b"的暴露的含矽的表面 上和柵極電極24上的多個矽化物層36。矽化物層36包括幾種矽化物金屬 中的任何一種。候選的矽化物形成金屬的非限制性的實例包括鎳、鈷、鈦、 鴒、鉺、鐿、鉑和釩矽化物形成金屬。鎳和鈷矽化物形成金屬是尤為常見 的。以上列舉的其它的矽化物形成金屬是不常見的。典型地，使用自對準 矽化物方法形成矽化物層36。自對準矽化物方法包括(1)在剝離蓋帽 層26之後，在圖13的半導體結構上形成均厚矽化物形成金屬層；(2)熱 退火均厚矽化物金屬層使其接觸的矽表面選擇性地形成矽化物層36，而在例如第二間隔物34和隔離區域20上留下未反應的矽化物形成金屬；以及 (3 )從例如第二間隔物34和隔離區域20上選擇性地剝離矽化物形成金屬 層的未反應的部分。典型地，矽化物層36包括具有常規厚度的鎳矽化物材 料或鈷矽化物材料。圖14示出了根據本發明的優選實施例的CMOS結構。該CMOS結構 包括n-FET器件Tl，該n-FET器件Tl包括溝道區域，該溝道區域包括 位於矽-鍺合金材料層12a，"上的第一矽材料層18a，，通過矽材料層32a界 定第一矽材料層18a，和矽-鍺合金材料層12a"，，源極和漏極區域30a"至 少位於該矽材料層32a的一部分內。CMOS結構還包括橫向分離的p-FET 器件T2，該p-FET器件T2包括溝道區域，該溝道區域包括位於矽-鍺-碳 合金材料層12b"，上的第二矽材料層18b，，通過矽-鍺材料層32b界定矽-鍺-碳合金材料層12b"，和第二矽材料層18b，， 源極和漏極區域30b"至 少位於該矽-鍺材料層32b的一部分內。在根據該實施例的CMOS結構中， n-FET器件Tl內的矽-鍺合金材料層12a"，在n-FET器件Tl溝道內提供 希望的拉伸應變。另外，p-FET器件T2內的矽-鍺-碳合金材料層12b"， 抑制了 p-FET器件T2溝道內的拉伸應變，因此提高了 p-FET器件T2的 性能。本發明的優選實施例示例了本發明而沒有限制本發明。可以根據優選 的實施例對CMOS結構的方法、材料、結構以及尺寸做出修正和修改，但 卻仍然提供了根據本發明、進一步根據所附權利要求的CMOS結構。
權利要求
1.一種CMOS結構，包括n-FET器件和p-FET器件，所述n-FET器件和p-FET器件位於襯底內和上，其中所述n-FET器件具有第一溝道，所述第一溝道包括位於矽-鍺合金材料層上的第一矽材料層；以及所述p-FET器件具有第二溝道，所述第二溝道包括位於矽-鍺-碳合金材料層上的第二矽材料層。
2. 根據權利要求1的CMOS結構，其中所述襯底包括體半導體襯底。
3. 根據權利要求l的CMOS結構，其中所述襯底包括絕緣體上半導 體襯底。
4. 根據權利要求l的CMOS結構，其中所述第一矽材料層和所述第 二矽材料層中的每一個具有約50至約1000埃的厚度。
5. 根據權利要求1的CMOS結構，其中所述矽-鍺合金材料層和所述 矽-鍺-碳合金材料層中的每一個具有約50至約1000埃的厚度。
6. 根據權利要求1的CMOS結構，其中所述矽-鍺-碳合金材料層具 有原子百分數為約0.5至約3的碳含量。
7. 根據權利要求1的CMOS結構，其中所述矽-鍺合金材料層和所述 矽-鍺-碳合金材料層中的每一個具有原子百分數為約5至約50的鍺含量。
8. 根據權利要求l的CMOS結構，還包括鄰接所述第一溝道的第一 源極和漏極區域以及鄰接所述第二溝道的第二源極和漏極區域。
9. 根據權利要求8的CMOS結構，其中所述第一源極和漏極區域包 括矽材料以及所述第二源極和漏極區域包括矽-鍺合金材料。
10. 根據權利要求8的CMOS結構，其中所述第一源極和漏極區域和 所述第二源極和漏極區域僅僅包括矽材料和矽-鍺合金材料中的 一種材料。
11. 一種用於製造CMOS結構的方法，包括以下步驟 在襯底之上形成第一區域，所述第一區域包括位於矽-鍺合金材料層上的第一矽材 料層，所述第一區域與第二區域橫向分離，所述第二區域包括位於同樣在所述村底之上形成的矽-鍺-碳合金材料層上的第二矽材料層；以及在所述闢於底之上形成n-FET和p-FET，所述n-FET使用所述第一區 域作為第一溝道，所述p-FET使用所述第二區域作為第二溝道。
12. 根據權利要求ll的方法，其中所述襯底包括體半導體襯底。
13. 根據權利要求11的方法，其中所述襯底包括絕緣體上半導體襯底。
14. 根據權利要求ll的方法，還包括 鄰接所述第一溝道形成矽材料層；以及 鄰接所述第二溝道形成矽-鍺合金材料層。
15. 根據權利要求ll的方法，還包括鄰接所迷第一溝道和所述第二溝 道僅僅形成矽材料層和矽-鍺合金材料層中的 一種。
16. —種用於製造CMOS結構的方法，包括以下步驟 在襯底之上形成矽-鍺合金材料層；選擇性地將碳併入到所述矽-鍺合金材料層中，以便在所述襯底之上形 成矽-鍺合金材料子層和橫向鄰近的矽-鍺-碳合金材料子層；在所述矽-鍺材料子層上形成第一矽材料子層並在所述橫向鄰近的矽-鍺-碳合金材料層上形成第二矽材料子層；使用所述第一矽材料子層和所述矽-鍺合金材料子層作為溝道形成 n-FET;以及使用所述第二矽材料子層和所述矽-鍺-碳合金材料子層作為溝道形成 p-FET。
17. 根據權利要求16的方法，其中在所述襯底之上形成所述矽-鍺合 金材料層的步驟使用體半導體襯底。
18. 根據權利要求16的方法，其中在所述襯底之上形成所述矽-鍺合 金材料層的步驟使用絕緣體上半導體襯底。
19. 根據權利要求16的方法，其中所述選擇性地併入碳的步驟使用離 子注入方法。
20.根據權利要求16的方法，其中所述選擇性地併入碳的步驟使用擴 散方法。
全文摘要
本發明涉及CMOS結構及其製造方法。一種CMOS結構包括n-FET器件和p-FET器件，所述n-FET器件具有n-FET溝道區域，所述p-FET器件具有p-FET溝道區域。所述n-FET溝道區域包括位於矽-鍺合金材料層上的第一矽材料層。所述p-FET溝道包括位於矽-鍺-碳合金材料層上的第二矽材料層。所述矽-鍺合金材料層在所述n-FET溝道內誘導希望的拉伸應變。所述矽-鍺-碳合金材料層抑制了所述p-FET溝道區域內的不希望的拉伸應變。可以通過將碳選擇性地併入到形成所述矽-鍺合金材料層的矽-鍺合金材料中，來形成構成所述矽-鍺-碳合金材料層的矽-鍺-碳合金材料。
文檔編號H01L21/8238GK101266978SQ20081008206
公開日2008年9月17日 申請日期2008年3月5日 優先權日2007年3月13日
發明者K·裡姆, R·A·道納頓, 劉孝誠 申請人:國際商業機器公司