固態存儲器裝置中的模擬讀取與寫入路徑的製作方法

2023-06-01 23:06:56 5

專利名稱：固態存儲器裝置中的模擬讀取與寫入路徑的製作方法
技術領域：
本發明大體來說涉及半導體存儲器，且更特定來說，在一個或一個以上實施例中 涉及非易失性存儲器裝置。
背景技術：
電子裝置通常具有某種類型的對其可用的大容量存儲裝置。常見的實例是硬碟驅 動器(HDD)。HDD能夠以相對低成本進行大量存儲，其中當前消費類HDD可具有超過一個太 字節的容量。HDD通常在旋轉磁性媒體或唱片上存儲數據。數據通常存儲為唱片上的磁通量反 轉的模式。為將數據寫入到典型HDD，使唱片以高速旋轉，同時浮動於所述唱片上面的寫入 頭產生一連串磁性脈衝以將唱片上的磁性粒子對準來表示所述數據。為從典型HDD讀取數 據，在磁阻讀取頭浮動於以高速旋轉的唱片上面時，所述磁阻讀取頭中感應出電阻改變。實 際上，所得數據信號是模擬信號，其波峰及波谷是數據模式的磁通量反轉的結果。接著使用 稱為部分響應最大似然(PRML)的數位訊號處理技術來對模擬數據信號進行取樣以確定負 責產生數據信號的可能數據模式。HDD因其機械本質而具有某些缺點。HDD因衝擊、振動或強磁場而易發生損壞或過 度讀取/寫入錯誤。另外，其為可攜式電子裝置中功率的相對大用戶。大容量存儲裝置的另一實例是固態驅動器(SSD)。SSD利用半導體存儲器裝置來 存儲其數據而不是將數據存儲於旋轉媒體上，但其包含使其在其主機系統看來為典型HDD 的接口及形狀因子。SSD的存儲器裝置通常為非易失性快閃儲器裝置。快閃儲器裝置已發展成為用於廣泛的電子應用的非易失性存儲器的普遍來源。快 閃儲器裝置通常使用允許高存儲器密度、高可靠性及低功率消耗的單電晶體存儲器單元。 所述單元的閾值電壓的改變通過電荷存儲或陷獲層或其它物理現象的編程來確定每一單 元的數據值。快閃儲器及其它非易失性存儲器的常見用途包含個人計算機、個人數字助理 (PDA)、數位相機、數字媒體播放器、數字記錄器、遊戲、電器、車輛、無線裝置、行動電話及可 裝卸存儲器模塊，且非易失性存儲器的用途繼續擴展。不同於HDD，SSD的操作通常因其固態性質而不易經受振動、衝擊或磁場幹預的影 響。類似地，SSD因無移動部件而具有比HDD低的功率需求。然而，與同一形狀因子的HDD 相比，SSD當前具有低得多的存儲容量及明顯較高的每位成本。出於上述原因，且由於所屬領域的技術人員在閱讀及理解本說明書之後將明了的 其它原因，此項技術中需要替代的大容量存儲選擇。


圖1是根據本發明的實施例的存儲器裝置的簡化框圖。圖2是可存在於圖1的存儲器裝置中的實例性NAND存儲器陣列的一部分的示意 圖。
圖3是根據本發明的一個實施例的固態大量存儲系統的示意性框圖。圖4是根據本發明的實施例概念性地顯示可通過讀取/寫入通道而從存儲器裝置 接收的數據信號的波形的描繪。圖5是根據本發明的實施例的電子系統的示意性框圖。圖6是根據圖3的大容量存儲系統的存儲器裝置的一個實施例的框圖，其具有用 於讀取及寫入模擬電壓電平的輸入/輸出接口。圖7是根據圖6的存儲器裝置的模擬I/O數據路徑的一個實施例的框圖。圖8是根據圖6的存儲器裝置的數據高速緩衝存儲器電路的一個實施例的框圖。圖9是用於編程圖6的具有模擬數據路徑的存儲器裝置的方法的一個實施例的流 程圖。
具體實施例方式在以下對本實施例的詳細說明中，參考形成本發明一部分且其中以圖解說明方式 顯示可在其中實踐實施例的具體實施例的附圖。充分詳細地描述這些實施例以使所屬領域 的技術人員能夠實踐本發明，但應理解，可利用其它實施例，且可做出過程、電或機械改變 而不背離本發明的範圍。因此，不可將以下詳細說明視為具限定性意義。傳統固態存儲器裝置以二進位信號形式傳遞數據。通常，接地電位表示數據位的 第一邏輯電平(例如，數據值「0」)，而電源電位表示數據位的第二邏輯電平(例如，數據值 「1」)。可給多級單元(MLC)指派(舉例來說)每一範圍200mV的四個不同閾值電壓(Vt) 範圍，其中每一範圍對應於不同的數據狀態，藉此表示四個數據值或位模式。通常，每一範 圍之間具有0. 2V到0. 4V的靜區或容限以防止Vt分布發生重疊。如果單元的Vt處於第一 範圍內，那麼可認為所述單元存儲邏輯11狀態且通常將此視為所述單元的已擦除狀態。如 果Vt處於第二範圍內，那麼可認為所述單元存儲邏輯10狀態。如果Vt處於第三範圍內，那 麼可認為所述單元存儲邏輯00狀態。且如果Vt處於第四範圍內，那麼可認為所述單元存 儲邏輯01狀態。當編程如上文所描述的傳統MLC裝置時，通常首先將若干個單元作為一塊而擦除 以對應於所述已擦除狀態。在擦除單元塊之後，如果必要，那麼首先編程每一單元的最低有 效位(LSB)。舉例來說，如果LSB為1，那麼不必進行編程，但如果LSB為0，那麼將目標存 儲器單元的Vt從對應於所述11邏輯狀態的Vt範圍移動到對應於所述10邏輯狀態的Vt範 圍。在編程所述LSB之後，以類似方式編程每一單元的最高有效位(MSB)，從而在必要時使 Vt移位。當讀取傳統存儲器裝置的MLC時，一個或一個以上讀取操作大體確定單元電壓的 Vt落入所述範圍中的哪一者中。舉例來說，第一讀取操作可確定目標存儲器單元的Vt指示 MSB是1還是0，而第二讀取操作可確定所述目標存儲器單元的Vt指示LSB是1還是0。然 而，在每一情況下，從目標存儲器單元的讀取操作均返回單個位，而不管每一單元上存儲有 多少位。當在每一 MLC上存儲更多位時，此多編程及讀取操作問題變得愈加棘手。由於每 一此編程或讀取操作均為二進位操作，即，每一操作均針對每單元編程或返回單個信息位， 從而在每一 MLC上存儲更多位可導致較長的操作時間。說明性實施例的存儲器裝置將數據作為Vt範圍存儲在存儲器單元上。然而，與傳 統存儲器裝置相比，編程及讀取操作能夠不將數據信號用作MLC數據值的離散位，而是用
5作MLC數據值的完全表示，例如其完整位模式。舉例來說，在兩位MLC裝置中，可編程目標 閾值電壓來表示那兩個位的位模式，而不是編程單元的LSB且隨後編程所述單元的MSB。也 就是說，將向存儲器單元施加一連串編程及檢驗操作直到所述存儲器單元獲得其目標閾值 電壓為止，而不是編程到第一位的第一閾值電壓、移位到第二位的第二閾值電壓等。類似 地，可將單元的閾值電壓作為表示所述單元的完整數據值或位模式的單個信號來確定及傳 遞，而不是利用多次讀取操作來確定所述單元上所存儲的每一位。各個實施例的存儲器裝 置不像傳統存儲器裝置那樣僅僅注意存儲器單元的閾值電壓處於某一標稱閾值電壓以上 還是以下。而是，產生表示所述存儲器單元跨越可能的連續閾值電壓範圍的實際閾值電壓 的電壓信號。當每單元位計數增加時，此方法的優點變得更為明顯。舉例來說，如果所述存 儲器單元將存儲八個信息位，那麼單個讀取操作將會返回表示八個信息位的單個模擬數據 信號。圖1是根據本發明的實施例的存儲器裝置101的簡化框圖。存儲器裝置101包含 布置為行與列的存儲器單元104陣列。儘管將主要參照NAND存儲器陣列來描述各個實施 例，但各個實施例並不限於存儲器陣列104的特定架構。適合於本實施例的其它陣列架構 的一些實例包含NOR陣列、AND陣列及虛擬接地陣列。然而，一般來說，本文所描述的實施 例可適於準許產生指示每一存儲器單元的閾值電壓的數據信號的任何陣列架構。提供行解碼電路108及列解碼電路110以解碼提供到存儲器裝置101的地址信 號。接收並解碼地址信號以存取存儲器陣列104。存儲器裝置101還包含輸入/輸出(I/ 0)控制電路112，以管理命令、地址及數據到存儲器裝置101的輸入以及數據及狀態信息從 存儲器裝置101的輸出。地址寄存器114耦合於I/O控制電路112與行解碼電路108及列 解碼電路110之間，以在解碼之前鎖存地址信號。命令寄存器124耦合於I/O控制電路112 與控制邏輯116之間以鎖存傳入命令。控制邏輯116響應於所述命令而控制對存儲器陣列 104的存取，並為外部處理器130產生狀態信息。控制邏輯116耦合到行解碼電路108及列 解碼電路110以響應於所述地址而控制行解碼電路108及列解碼電路110。控制邏輯116還耦合到取樣與保持電路118。取樣與保持電路118鎖存呈模擬電 壓電平形式的傳入或傳出數據。舉例來說，所述取樣與保持電路可含有用於對表示待寫入 到存儲器單元的數據的傳入電壓信號或指示從存儲器單元感測的閾值電壓的傳出電壓信 號進行取樣的電容器或其它模擬存儲裝置。取樣與保持電路118可進一步實現對經取樣電 壓的放大及/或緩衝以向外部裝置提供更強的數據信號。對模擬電壓信號的處置可採取類似於CMOS成像器技術領域中眾所周知的方法的 方法，其中在所述成像器的像素處響應於入射光照而產生的電荷電平存儲於電容器上。接 著使用具有參考電容器的差分放大器將這些電荷電平轉換為電壓信號來作為所述差分放 大器的第二輸入。接著將所述差分放大器的輸出傳遞到模/數轉換(ADC)裝置以獲得表示 光照強度的數字值。在本實施例中，可響應於使電荷經受指示存儲器單元的實際或目標閾 值電壓(分別用於讀取或編程所述存儲器單元)的電壓電平而將所述電荷存儲於電容器 上。接著可使用將接地輸入或其它參考信號作為第二輸入的差分放大器將此電荷轉換為模 擬電壓。接著可將所述差分放大器的輸出傳遞到I/O控制電路112以供在讀取操作的情況 下從存儲器裝置輸出或用於編程所述存儲器裝置時的一個或一個以上檢驗操作期間進行 比較。應注意，I/O控制電路112可任選地包含模/數轉換功能及數/模轉換(DAC)功能以將讀取數據從模擬信號轉換為數字位模式且將寫入數據從數字位模式轉換為模擬信號， 以便可使存儲器裝置101可適於與模擬數據接口或數字數據接口進行通信。在寫入操作期間，編程存儲器陣列104的目標存儲器單元直到指示其Vt電平的電 壓匹配保持於取樣與保持電路118中的電平為止。作為一個實例，此可使用差分感測裝置 來完成以將所保持的電壓電平與目標存儲器單元的閾值電壓進行比較。與傳統存儲器編程 極為類似的是，可向目標存儲器單元施加編程脈衝以增加其閾值電壓直到達到或超過所要 值為止。在讀取操作中，將所述目標存儲器單元的Vt電平傳遞到取樣與保持電路118以供 直接作為模擬信號或作為所述模擬信號的數位化表示傳送到外部處理器(圖1中未顯示)， 此取決於ADC/DAC功能是提供於存儲器裝置的外部還是內部。可以各種方式確定單元的閾值電壓。舉例來說，可在目標存儲器單元被激活的時 刻對字線電壓進行取樣。或者，可將經升壓電壓施加到目標存儲器單元的第一源極/漏極 側，且可將閾值電壓視為其控制柵極電壓與其另一源極/漏極側處的電壓之間的差。通過 將所述電壓耦合到電容器，將與所述電容器共享電荷以存儲經取樣電壓。注意，所述經取樣 電壓無需與閾值電壓相等，而僅僅指示所述電壓。舉例來說，在將經升壓電壓施加到所述存 儲器單元的第一源極/漏極側並將已知電壓施加到其控制柵極的情況下，由於在所述存儲 器單元的第二源極/漏極側處產生的電壓指示所述存儲器單元的閾值電壓，因此可將所產 生的電壓視為數據信號。取樣與保持電路118可包含高速緩存，S卩，每一數據值多個存儲位置，以使得存儲 器裝置101在將第一數據值傳遞到外部處理器的同時可讀取下一數據值，或在將第一數據 值寫入到存儲器陣列104的同時接收下一數據值。狀態寄存器122耦合於I/O控制電路 112與控制邏輯116之間以鎖存用於輸出到外部處理器的狀態信息。存儲器裝置101經由控制鏈路132在控制邏輯116處接收控制信號。所述控制信 號可包含晶片啟用CE#、命令鎖存器啟用CLE、地址鎖存器啟用ALE及寫入啟用WE#。存儲器 裝置101可經由經多路復用輸入/輸出(I/O)總線134從外部處理器接收命令(呈命令信 號形式)、地址(呈地址信號形式)及數據(呈數據信號形式)並經由I/O總線134將數據 輸出到所述外部處理器。在特定實例中，在I/O控制電路112處經由I/O總線134的輸入/輸出(I/O)引 腳[7:0]接收命令，並將所述命令寫入到命令寄存器124中。在I/O控制電路112處經由總 線134的輸入/輸出(I/O)引腳[7:0]接收地址並將所述地址寫入到地址寄存器114中。 在I/O控制電路112處，可針對能夠接收8個並行信號的裝置經由輸入/輸出(I/O)引腳 [7:0]或針對能夠接收16個並行信號的裝置經由輸入/輸出(I/O)引腳[15:0]接收數據並 將其傳送到取樣與保持電路118。還可針對能夠發射8個並行信號的裝置經由輸入/輸出 (I/O)引腳[7:0]或針對能夠發射16個並行信號的裝置經由輸入/輸出(I/O)引腳[15:0] 輸出數據。所屬領域的技術人員將了解，可提供額外電路及信號，且已簡化圖1的存儲器裝 置以幫助重點強調本發明的實施例。另外，儘管已根據各種信號的接收及輸出的普遍慣例 描述了圖1的存儲器裝置，但應注意，除非本文中明確說明，否則各個實施例不受所描述的 特定信號及I/O配置限制。舉例來說，命令及地址信號可在與接收數據信號的輸入分離的 輸入處接收，或數據信號可在I/O總線134的單個I/O線上串行地發射。由於所述數據信 號表示位模式而非個別位，因此8位數據信號的串行通信可與表示個別位的8個信號的並行通信同樣有效。圖2是可存在於圖1的存儲器陣列104中的實例性NAND存儲器陣列200的一部分 的示意圖。如圖2中顯示，存儲器陣列200包含字線202i到202N及交叉位線20+到204M。 為易於在數字環境中進行尋址，字線202的數目及位線204的數目通常各自為2的某一冪。存儲器陣列200包含NAND串ZOei到206M。每一 NAND串包含各自位於字線202與 位線204的交叉點處的電晶體ZOS1到208n。在圖2中描繪為浮動柵極電晶體的電晶體208 表示用於數據存儲的非易失性存儲器單元。每一 NAND串206的浮動柵極電晶體208從源 極到漏極串聯地連接於一個或一個以上源極選擇柵極210 (例如，場效應電晶體(FET))與 一個或一個以上漏極選擇柵極212 (例如，FET)之間。每一源極選擇柵極210位於局部位 線204與源極選擇線214的交叉點處，而每一漏極選擇柵極212位於局部位線204與漏極 選擇線215的交叉點處。每一源極選擇柵極210的源極連接到共用源極線216。每一源極選擇柵極210的 漏極連接到對應NAND串206的第一浮動柵極電晶體208的源極。舉例來說，源極選擇柵極 210!的漏極連接到對應NAND串206i的浮動柵極電晶體208i的源極。每一源極選擇柵極 210的控制柵極連接到源極選擇線214。如果針對給定NAND串206利用多個源極選擇柵極 210，那麼其將串聯耦合於共用源極線216與所述NAND串206的第一浮動柵極電晶體208 之間。每一漏極選擇柵極212的漏極連接到漏極觸點處的對應NAND串的局部位線204。 舉例來說，漏極選擇柵極212i的漏極連接到漏極觸點處的對應NAND串ZOei的局部位線 201。每一漏極選擇柵極212的源極連接到對應NAND串206的最後浮動柵極電晶體208 的漏極。舉例來說，漏極選擇柵極212i的源極連接到對應NAND串206i的浮動柵極電晶體 208n的漏極。如果針對給定NAND串206利用多個漏極選擇柵極212，那麼其將串聯耦合於 對應位線204與所述NAND串206的最後浮動柵極電晶體208N之間。浮動柵極電晶體208的典型構造包含源極230及漏極232、浮動柵極234及控制柵 極236，如圖2中顯示。浮動柵極電晶體208將其控制柵極236耦合到字線202。一列浮動 柵極電晶體208是耦合到給定局部位線204的NAND串206。一行浮動柵極電晶體208是 共同耦合到給定字線202的電晶體。本發明實施例還可利用其它形式的電晶體208，例如 NR0M、磁性或鐵電電晶體及能夠經編程以採用兩個或兩個以上閾值電壓範圍中的一者的其 它電晶體。各個實施例的存儲器裝置可有利地用於大容量存儲裝置中。對於各個實施例，這 些大容量存儲裝置可呈現相同形狀因子及傳統HDD的通信總線接口，因此允許其在各種應 用中替換此類驅動器。HDD的一些常見形狀因子包含通常與當前的個人計算機及較大數字 媒體記錄器一起使用的3. 5」、2. 5」及PCMCIA(個人計算機存儲器卡國際協會)形狀因子，以 及通常用於例如行動電話、個人數字助理(PDA)及數字媒體播放器的較小個人電器的1.8」 及1」形狀因子。一些常見總線接口包含通用串行總線(USB)、AT附接接口(ATA)[還稱作 集成驅動電子裝置或IDE]、串行ATA(SATA)、小型計算機系統接口(SCSI)及電氣與電子工 程師協會(IEEE) 1394標準。儘管已列出各種形狀因子及通信接口，但實施例不限於特定形 狀因子或通信標準。此外，所述實施例無需符合HDD形狀因子或通信接口。圖3為根據本 發明的一個實施例的固態大容量存儲裝置300的示意性框圖。
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大容量存儲裝置300包含根據本發明的實施例的存儲器裝置301、讀取/寫入通 道305及控制器310。讀取/寫入通道305實現從存儲器裝置301接收的數據信號的模/ 數轉換以及從控制器310接收的數據信號的數/模轉換。控制器310通過總線接口 315實 現大容量存儲裝置300與外部處理器(圖3中未顯示)之間的通信。應注意，讀取/寫入 通道305可為一個或一個以上額外存儲器裝置服務，如以虛線表示的存儲器裝置301』所描 繪。可通過多位晶片啟用信號或其它多路復用方案來處置對用於通信的單個存儲器裝置 301的選擇。存儲器裝置301通過模擬接口 320及數字接口 325耦合到讀取/寫入通道305。 模擬接口 320實現模擬數據信號在存儲器裝置301與讀取/寫入通道305之間的通路，而 數字接口 325實現控制信號、命令信號及地址信號從讀取/寫入通道305到存儲器裝置301 的通路。數字接口 325可進一步實現狀態信號從存儲器裝置301到讀取/寫入通道305的 通路。模擬接口 320與數字接口 325可共享信號線，如關於圖1的存儲器裝置101所提及。 儘管圖3的實施例描繪到存儲器裝置的雙重模/數接口，但讀取/寫入通道305的功能可 任選地併入到存儲器裝置301中，如關於圖1所論述，使得存儲器裝置301僅使用用於控制 信號、命令信號、狀態信號、地址信號及數據信號的通路的數字接口而與控制器310直接通
fn °讀取/寫入通道305通過一個或一個以上接口(例如數據接口 330及控制接口 335)耦合到控制器310。數據接口 330實現數字數據信號在讀取/寫入通道305與控制器 310之間的通路。控制接口 335實現控制信號、命令信號及地址信號從控制器310到讀取/ 寫入通道305的的通路。控制接口 335可進一步實現狀態信號從讀取/寫入通道305到控 制器310的通路。如將控制接口 335連接到數字接口 325的虛線所描繪，狀態及命令/控 制信號還可在控制器310與存儲器裝置301之間被直接傳遞。雖然讀取/寫入通道305與控制器310在圖3中描繪為兩個不同裝置，但此二者 的功能可替代地由單個集成電路裝置來執行。將存儲器裝置301維持為單獨裝置將使本發 明實施例更為靈活地適於不同形狀因子及通信接口，但由於其還為集成電路裝置，因此可 將整個大容量存儲裝置300製造為單個集成電路裝置。讀取/寫入通道305是適於至少實現數字數據串流到模擬數據串流的轉換及模擬 數據串流到數字數據串流的轉換的信號處理器。數字數據串流以二進位電壓電平的形式提 供數據信號，即指示具有第一二進位數據值(例如，0)的位的第一電壓電平，及指示具有第 二二進位數據值(例如，1)的位的第二電壓電平。模擬數據串流以具有多於兩個電平的模 擬電壓的形式提供數據信號，其中不同電壓電平或範圍對應於兩個或兩個以上位的不同位 模式。舉例來說，在適於每存儲器單元存儲兩個位的系統中，模擬數據串流的第一電壓電平 或電壓電平範圍可對應於位模式11，模擬數據串流的第二電壓電平或電壓電平範圍可對應 於位模式10，模擬數據串流的第三電壓電平或電壓電平範圍可對應於位模式00，且模擬數 據串流的第四電壓電平或電壓電平範圍可對應於位模式01。因此，根據各個實施例的一個 模擬數據信號將被轉換為兩個或兩個以上數字數據信號，且反之亦然。實際上，在總線接口 315處接收控制及命令信號以用於通過控制器310存取存儲 器裝置301。還可依據需要哪種類型的存取(例如，寫入、讀取、格式化等)而在總線接口 315處接收地址及數據值。在共享總線系統中，總線接口 315將與各種其它裝置一起耦合到總線。為引導與特定裝置的通信，可在所述總線上設置指示所述總線上哪一裝置將基於後 續命令而動作的識別值。如果所述識別值匹配由大容量存儲裝置300採用的值，那麼控制 器310將接著在總線接口 315處接受後續命令。如果所述識別值不匹配，那麼控制器310 將忽略後續通信。類似地，為避免總線上的衝突，共享總線上的各種裝置可指示其它裝置停 止出局通信而其則個別地對總線採取控制。用於總線共享及衝突避免的協議已眾所周知且 本文中將不再加以詳述。接著，控制器310將把命令、地址及數據信號繼續傳遞到讀取/寫 入通道305以供處理。注意，從控制器310傳遞到讀取/寫入通道305的命令、地址及數據 信號無需為在總線接口 315處接收的相同信號。舉例來說，用於總線接口 315的通信標準 可不同於讀取/寫入通道305或存儲器裝置301的通信標準。在此情形下，控制器310可 在存取存儲器裝置301之前翻譯所述命令及/或尋址方案。另外，控制器310可實現一個 或一個以上存儲器裝置301內的負載均衡，使得存儲器裝置301的物理地址可針對給定的 邏輯地址而隨時間變化。因此，控制器310將把所述邏輯地址從外部裝置映射到目標存儲 器裝置301的物理地址。針對寫入請求，除命令及地址信號外，控制器310還將把數字數據信號傳遞到讀 取/寫入通道305。舉例來說，針對16位的數據字，控制器310將傳遞16個具有第一或第 二二進位邏輯電平的個別信號。接著，讀取/寫入通道305將把數字數據信號轉換為表示 所述數字數據信號的位模式的模擬數據信號。繼續進行前述實例，讀取/寫入通道305將 使用數/模轉換來將所述16個個別數字數據信號轉換為具有指示所需的16位數據模式的 電位電平的單個模擬信號。對於一個實施例，表示所述數字數據信號的位模式的模擬數據 信號指示目標存儲器單元的所要閾值電壓。然而，在編程單電晶體存儲器單元時，情況通常 是，編程相鄰存儲器單元將增加先前所編程的存儲器單元的閾值電壓。因此，對於另一實施 例，讀取/寫入通道305可考慮這些類型的所預期的閾值電壓改變，並調整模擬數據信號使 其指示低於最終所要的閾值電壓的閾值電壓。在轉換來自控制器310的數字數據信號之 後，讀取/寫入通道305將接著把寫入命令及地址信號連同模擬數據信號一起傳遞到存儲 器裝置301以供在編程所述個別存儲器單元中使用。編程可逐單元地進行，但通常每操作 一數據頁地執行。對於典型的存儲器陣列架構，數據頁包含耦合到字線的每一其它存儲器 單元。針對讀取請求，控制器將把命令及地址信號傳遞到讀取/寫入通道305。讀取/寫 入通道305將把所述讀取命令及地址信號傳遞到存儲器裝置301。作為響應，在執行讀取操 作之後，存儲器裝置301將返回指示存儲器單元的由所述地址信號及讀取命令界定的閾值 電壓的模擬數據信號。存儲器裝置301可以並行或串行方式傳送其模擬數據信號。所述模擬數據信號還可不作為離散電壓脈衝來傳送，而是作為模擬信號的大致連 續的串流而傳送。在此情形下，讀取/寫入通道305可採用類似於在HDD存取時所使用的 信號處理，稱為PRML或部分響應最大似然。在傳統HDD的PRML處理中，HDD的讀取頭輸出 模擬信號串流，所述模擬信號串流表示在HDD唱片的讀取操作期間遇到的通量反轉。周期 性地對響應於讀取頭遇到的通量反轉而產生的此模擬信號取樣以形成所述信號模式的數 字表示，而不是試圖捕獲所述信號的真實波峰及波谷。接著可分析此數字表示以確定負責 產生所述模擬信號模式的通量反轉的可能模式。此相同類型的處理可與本發明實施例一起 利用。通過對來自存儲器裝置301的模擬信號進行取樣，可採用PRML處理來確定負責產生
10所述模擬信號的閾值電壓的可能模式。圖4是概念性地顯示根據本發明實施例可經由讀取/寫入通道305從存儲器裝置 301接收的數據信號450的波形的描繪。可周期性地對數據信號450進行取樣，且可從經 取樣的電壓電平的振幅形成數據信號450的數字表示。對於一個實施例，可使所述取樣與 數據輸出同步使得所述取樣在數據信號450的穩態部分期間發生。此實施例通過如由時間 tl、t2、t3及t4處的虛線所指示的取樣來描繪。然而，如果經同步的取樣變得未對準，那麼 所述數據樣本的值可與所述穩態值明顯不同。在替代實施例中，可增加取樣速率以允許確 定穩態值在何處可能發生，例如通過觀察由數據樣本所指示的斜率改變來確定。此實施例 由時間t5、t6、t7及t8處的虛線所指示的取樣來描繪，其中時間t6與t7處的數據樣本之 間的斜率可指示穩態狀況。在此實施例中，在取樣速率與表示準確度之間進行折衷。較高的 取樣速率導致較準確的表示，但也增加處理時間。不論取樣與數據輸出同步還是使用更頻 繁的取樣，均可使用數字表示來預測何種傳入電壓電平可能會負責產生模擬信號模式。可 繼而依據傳入電壓電平的此所預期模式預測所述個別存儲器單元的正被讀取的可能數據 值。應認識到，在從存儲器裝置301讀取數據值時將發生錯誤，因而讀取/寫入通道 305可包含錯誤校正。錯誤校正通常用於存儲器裝置以及HDD中以從所預期的錯誤恢復。 通常，存儲器裝置將把用戶數據存儲在第一組位置中且將錯誤校正碼(ECC)存儲在第二組 位置中。在讀取操作期間，響應於用戶數據的讀取請求來讀取用戶數據及ECC兩者。使用 已知算法，可將從讀取操作返回的用戶數據與ECC進行比較。如果錯誤在ECC的限度內，那 麼將校正所述錯誤。圖5是根據本發明的實施例的電子系統的示意性框圖。實例性電子系統可包含 個人計算機、PDA、數位相機、數字媒體播放器、數字記錄器、電子遊戲、電器、車輛、無線裝 置、行動電話等等。電子系統包含主機處理器500，主機處理器500可包含高速緩衝存儲器502以增加 處理器500的效率。處理器500耦合到通信總線504。各種其它裝置可在處理器500的控 制下耦合到通信總線504。舉例來說，所述電子系統可包含隨機存取存儲器(RAM)506; — 個或一個以上輸入裝置508，例如鍵盤、觸摸墊、指向裝置等；音頻控制器510 ；視頻控制器 512 ；及一個或一個以上大容量存儲裝置514。至少一個大容量存儲裝置514包含用於與總 線504通信的數字總線接口 515、根據本發明的實施例具有用於傳送數據信號(表示兩個或 兩個以上數據位的數據模式)的模擬接口的一個或一個以上存儲器裝置及適於執行從總 線接口 515接收的數字數據信號的數/模轉換及從其存儲器裝置接收的模擬數據信號的模 /數轉換的信號處理器。圖6圖解說明圖3的大容量存儲系統的存儲器裝置600的一個實施例的框圖，其 具有用於讀取及寫入模擬信號的模擬輸入/輸出數據接口。圖6的框圖僅圖解說明簡化的 存儲器裝置，其強調與本發明的模擬I/O數據接口相關的元件。在上述實施例中顯示並論 述了存儲器裝置600的其它元件或所屬領域的技術人員已知所述元件。存儲器裝置600由具有組織成行及列的非易失性存儲器單元的存儲器陣列601構 成。所述行耦合到字線且所述列耦合到位線。陣列格式可製作為NAND構架、NOR構架或某 一其它類型的構架。在一個實施例中，非易失性存儲器單元為浮動柵極存儲器單元。
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存儲器陣列601耦合到多個模擬數據路徑602。在一個實施例中，針對存儲器陣列 601的每一位線存在一個數據路徑。耦合到位線的每一模擬數據路徑602是被所述特定位 線上的所有存儲器單元共享的。用檢驗電壓選擇特定字線致使所述字線耦合到其相應模擬 數據路徑。模擬數據路徑602充當存儲數據的數據高速緩衝存儲器及用以存取陣列601中的 存儲器單元的輸入路徑兩者。數據路徑602位於存儲器裝置600的模擬I/O墊610與存儲 器陣列601之間。數據路徑602通過8或16位寬總線耦合到8或16個模擬I/O墊610。 替代實施例可使用其它總線寬度。模擬數據路徑605的一個實施例圖解說明於圖7中。圖7的模擬I/O數據路徑605由包含單位增益放大器703的I/O墊701構成。放 大器703提供放大因子1以改進輸入模擬電壓的信號強度。在一個實施例中，放大器塊703 為雙向的以使得能夠在I/O墊701上輸出來自所述存儲器陣列的電壓。圖8圖解說明耦合到圖7的模擬I/O路徑605的模擬數據高速緩衝存儲器電路。 在一個實施例中，所述數據高速緩衝存儲器電路是圖6的模擬數據路徑605的所考慮部分。所述模擬數據高速緩衝存儲器電路由讀取電路800、檢驗電路801及參考電路802 構成。圖8的電路僅用於圖解說明的目的，因為可以許多不同方式來實現數據高速緩衝存 儲器功能。所述讀取電路由組成所述電路的取樣與保持部分的電壓存儲裝置806構成。所圖 解說明的實施例使用電容器806來存儲電壓。替代實施例可使用另一類型的電容元件或某 一其它電壓存儲構件。電容器806通過開關804連接到選定字線斜升電壓。所述開關由來 自感測放大器電路的控制信號控制。在操作中，所述選定字線斜升電壓增加直到其達到接 通選定存儲器單元的Vt為止。在經斜升電壓期間，所述開關為正常閉合使得正被存儲於電 容器806中的電壓也隨輸入電壓增加。當斜升電壓達到選定存儲器單元的Vt時，電流開始 沿位線流動。所述感測放大器檢測所述電流並產生斷開開關804的控制信號。斷開的開關 804致使曾起始電流的Vt電平存儲於電容器806中。此電平為當前將所述選定存儲器單元 編程到的閾值電壓。所存儲的閾值電壓通過NMOS電晶體805輸出，NMOS電晶體805通過電晶體805的 源極連接而連接到電流源807。電晶體805的漏極連接連接到供應電壓Vcc。NMOS電晶體805以源極隨耦器配置連接以通過輸出開關808將所存儲的閾值電 壓驅動到存儲器裝置的I/O節點(即，I/O線)。輸出開關808正常斷開以將讀取電路800 與所述I/O線斷開連接。在此時間期間，I/O開關820閉合以將所述I/O線放電到接地使 得置於所述線上的任一電壓均以OV開始。在將選定單元的Vt存儲於電容器806中之後， 輸出開關808閉合以將NMOS電晶體805連接到所述I/O線且I/O開關820斷開。所述I/ 0線上的電流源821增加所述線的驅動電流。讀取電路800的輸出將與存儲於電容器804中的Vt不相同。由於Vt是施加到NMOS 電晶體805的柵極，因此電晶體805的源極升高到1. 30V-Vt，其中1. 30V是電晶體805的柵 極到源極電壓降。因此，如果Vt為1.0V，那麼所述讀取電路將輸出0.30V作為讀取Vt。如圖8中所圖解說明的一個實施例使用參考電路802。此參考電路802大致類似 於讀取電路800，在於其由受感測放大器控制信號控制的開關、存儲電容器826、以源極隨 耦器配置與源極連接上的電流源827配置在一起的NMOS電晶體825及輸出開關828構成，輸出開關828斷開直到Vt存儲於電容器826中且輸入開關824斷開為止。參考電路802通過存儲器控制器向電壓源發送將選定存儲器單元的目標Vt存儲 於參考電路802的電容器826中的命令而操作。輸入開關824接著由所述控制器斷開以將 目標Vt抑制於電容器826中。接著參考電路802可通過輸出開關828將此值驅出到所述 I/O線。如先前所論述，首先通過放電開關820將所述I/O線放電使得輸出電壓以OV開始。 即使跨越電晶體825存在與讀取電路800中相同的電壓降，所述存儲器控制器現在也知道 曾存儲於參考電路802中的實際Vt。當通過所述存儲器控制器從所述I/O線讀取參考電路 802輸出時，所述控制器知道對應於曾從所述I/O線讀取的電壓的Vt值。因此，當所述控制 器在讀取電路800正將其電壓驅動到所述I/O線上的時間期間讀取此相同電壓時，其知道 曾存儲於讀取電路電容器806中的Vt。在單獨的讀取循環期間，讀取電路800輸出及參考電路802輸出可通過所述存儲 器控制器交替地連接到所述I/O線。所述控制器可使每一電路800、802的相應輸出開關 808,828的閉合交替以將所要的輸出置於所述I/O線上。所述I/O線耦合到圖7的單位增 益放大器703。所述參考電路具有針對溫度變化對讀取電路Vt進行校正的增加的益處。由於參考 電路輸出電壓將以與讀取電路輸出類似的方式變化且已知所述參考電路中的所存儲的Vt 值，因此所述存儲器控制器可通過存儲於存儲器中的翻譯表來確定存儲於所述讀取電路中 的實際Vt。檢驗電路801包含比較器功能815，在一個實施例中，比較器功能815由配置為比 較器815的運算放大器構成。比較器電路815將來自讀取電路800輸出的電壓與來自檢驗 電路801輸出的電壓進行比較。當兩個信號大致相等時，比較器電路815接著輸出禁止信 號。所述禁止信號用於禁止已達到其閾值電壓的存儲器單元的編程。對於所述電路的操作，將待編程到單元中的模擬電壓加載到取樣/保持電路中。 此通過閉合開關Sl 810來完成使得傳入數據由Cl 811取樣。接著斷開Sl 810且Cl 811 現在保持目標數據。接著編程選定單元，如隨後所描述。施加到選定單元的每一編程脈衝使Vt移動某 一閾值電壓距離。在每一編程脈衝之間執行讀取與檢驗操作以確定Vt是否已達到目標電 壓。檢驗操作由將目標Vt存儲於檢驗電路801的數據存儲裝置(例如電容器811)中 構成。此可在檢驗操作期間或在與當用目標Vt編程參考電路802中的電容器826時相同 的時間完成。在已編程檢驗電容器811之後，輸入開關810斷開以將電壓存儲於電容器811 上。接著執行讀取操作。如先前所論述，所述讀取操作由將斜升電壓的表示施加到讀取電路800的輸入直 到達到Vt為止並將其存儲於電容器806中構成。接著將源極隨耦器電晶體805的輸出施 加到比較器電路815的輸入。如果單元Vt小於目標Vt，那麼禁止信號指示(例如，邏輯低 信號)所述單元需要額外編程脈衝。接著重複上述編程序列。如果單元Vt大致等於或高 於目標Vt，那麼禁止信號指示(例如，邏輯高信號)所述單元不需要任何其它編程脈衝且所 述單元被置於「禁止」狀態中。當所述讀取電路的源極隨耦器電晶體805的輸出至少等於檢驗電路801的源極隨耦器電晶體812的輸出時，指示所述「禁止」狀態。此時，比較器電路815輸出禁止信號。在 一個實施例中，所述禁止信號為1。所述禁止信號用於起始禁止功能。可使用響應於電路接收所述禁止信號的各種方法來完成所述禁止功能。舉例來 說，可將位線偏壓從編程操作期間使用的編程啟用電壓OV改變到禁止編程耦合到所述特 定位線的存儲器單元的所述位線電壓還可在OV與Vrc之間變化以減慢編程而不是完 全地禁止編程。以上實施例的模擬斜升電壓的表示可為選定字線斜升電壓的經調節版本。調節操 作包含減小電壓範圍(例如，將選定字線斜升電壓除以5)、進行電平移位(例如，移位選定 字線斜升電壓使得-2V到+3V改變為+2V到+3V)並進行緩衝。圖6的電路的操作的一個實施例圖解說明於圖9的流程圖中。所述方法在存儲器 裝置接收從其開始編程的地址900時開始。控制器接著將模擬電壓存儲於與開始地址相關 聯的模擬數據路徑中901。此模擬電壓為待寫入到當前與所述模擬數據路徑相關聯的存儲 器單元的電壓。相關聯存儲器單元由字線與相關聯位線的交叉點處的選定存儲器單元指
7J\ ο如先前所論述，待寫入到選定存儲器單元的模擬電壓表示待存儲於所述選定存儲 器單元中的多位模式。此位模式可為兩個或兩個以上位，每一位模式由不同的閾值電壓表 示。另一實施例在每一存儲器單元中僅存儲單個位。接著檢查當前與目前存儲器單元地址相關聯的數據路徑以確定其是否為用於編 程的最終數據路徑902。所述最終數據路徑可為存儲器控制器以長度命令(如從開始地址 測量)、以最終地址命令、正被編程的存儲器頁或塊的最後數據路徑或確定用於編程的最終 模擬數據路徑的某一其它方式而指示的最後數據路徑。如果正被編程的數據路徑並非是最終數據路徑902，那麼將所述編程計時或遞增 到所述頁或塊中的下一數據路徑920。接著用模擬電壓編程所述下一數據路徑且重複所述 過程直到達到最終數據路徑為止902。一旦所有所要模擬數據路徑已用待編程到其相應存儲器單元中的適當模擬電壓 (即，數據)加載，那麼就將電壓傳送到所述相應存儲器單元。此通過存儲器單元編程/驗 證過程來完成。將表示待編程到選定存儲器單元中的所要模擬電壓(S卩，目標數據)的目標電壓 存儲於取樣/保持電路的檢驗電路部分中903。在替代實施例中，也用此數據編程所述參 考電路。接著產生初始編程脈衝以給連接到所述選定存儲器單元的控制柵極的字線加偏壓 904。在典型的編程操作期間，通過一連串以遞增方式增加的編程脈衝來給選定單元加 偏壓。存儲器單元通常在已擦除狀態中以負閾值電壓開始編程操作。每一編程脈衝使存儲 器單元的閾值電壓Vt增加某一電壓，此視編程電壓脈衝電平而定。接著對選定存儲器單元執行如先前所論述的檢驗操作905以確定其是否被編程 到目標閾值電壓911。所述檢驗操作確定選定單元閾值電壓是大於還是等於所存儲的目標 電壓。如先前所論述，所述檢驗操作包含用斜升電壓給字線加偏壓直到存儲器單元開始 在位線上傳導及產生電流為止。一旦電流感測電路檢測到位線電流，其即產生指示取樣/保持電路存儲當前經斜升讀取電壓的控制信號或致使單元接通的當前經斜升讀取電壓的 指示。將所存儲的目標模擬電壓與來自經斜升讀取電壓的取樣與保持電壓進行比較以確定 選定存儲器單元是否已被編程到目標閾值電壓911。換句話說，檢查選定單元以確定是否已 編程目標數據。如果已編程選定存儲器單元911，那麼禁止選定單元的進一步的編程915。可如先 前所論述或使用某一其它禁止方法來完成位線禁止。如果選定存儲器單元尚未達到目標閾值電壓911，那麼增加編程電壓913。接著產 生增加的編程電壓下的另一編程脈衝且重複所述過程直到選定單元的閾值電壓與待編程 的所存儲模擬電壓大致相同為止。選定單元的閾值電壓不必精確地等於所要模擬電壓，以 使得選定單元被認為已被編程。所述單元可以是欠編程或過編程百分之一伏或千分之一伏 且仍被視為已被編程。結論本發明的一個或一個以上實施例給適於存儲表示數字位模式的模擬電壓的存儲 器裝置提供模擬I/O數據接口。由具有存儲及比較能力的多個模擬數據路徑構成的一個此 種模擬I/O數據接口存儲每一位線的目標電壓且將相應經編程單元上的閾值電壓與所存 儲的目標電壓進行比較。一旦達到目標電壓，所述數據路徑接著就禁止進一步的編程。雖然本文已圖解說明及描述了具體實施例，但所屬領域的技術人員將了解，旨在 實現相同目的的任何布置均可代替所顯示的具體實施例。所屬領域的技術人員將明了對本 發明的許多更改。因此，希望本申請案涵蓋本發明的任何更改或變化形式。
權利要求
一種用於在控制器電路(310)與具有存儲器陣列(200)的存儲器裝置(301)之間進行介接的模擬輸入/輸出數據接口，所述接口包括模擬接口(305)，其將所述存儲器裝置耦合到所述控制器電路；及模擬數據高速緩衝存儲器(602)，其耦合於所述模擬接口與所述存儲器陣列之間，用於存儲表示數據的模擬信號(450)，其中所述模擬接口及所述模擬數據高速緩衝存儲器接受來自所述控制器電路的所述模擬信號以用於存儲於所述存儲器陣列中。
2.根據權利要求1所述的接口，其中所述模擬信號為表示數字位模式的電壓。
3.根據權利要求1所述的接口，其中所述模擬數據高速緩衝存儲器包括用於存儲所述 模擬信號的電容元件(806)。
4.根據權利要求1所述的接口，其中所述模擬接口包括具有單位增益的放大器(703)。
5.根據權利要求4所述的接口，其中所述放大器為雙向的以使得能夠從所述存儲器陣 列輸出經放大輸出信號，其中所述經放大輸出信號為表示存儲於選定存儲器單元上的數字 位模式的模擬電壓。
6.一種存儲器裝置(101)，其包括存儲器陣列(104)，其具有組織成耦合到位線(204)的列(206)的多個存儲器單元 (200)；及模擬輸入/輸出數據接口(305)，其耦合到所述存儲器陣列，所述接口包括多個模擬數 據路徑(602)，每一模擬數據路徑包括用於存儲輸入到所述存儲器裝置的待編程到所述存 儲器陣列的選定存儲器單元中的模擬信號(450)的存儲元件(806)。
7.根據權利要求6所述的裝置，其中所述模擬輸入/輸出數據接口進一步包括 比較器電路(815)，其耦合到所述存儲元件及所述選定存儲器單元，所述比較器電路經配置以將所述所存儲的模擬信號輸入與編程到所述選定存儲器單元中的電壓進行比較並 產生經編程指示(915)。
8.根據權利要求7所述的裝置，且其進一步包含經配置以響應於所述模擬信號輸入而 控制所述選定存儲器單元的編程的存儲器控制器(310)。
9.根據權利要求6所述的裝置，其中每一模擬數據路徑耦合到不同位線且其中每一模 擬數據路徑進一步包括用於存儲輸入到所述存儲器裝置的模擬輸入信號的第一電容元件 (806)及用於存儲目標電壓的第二電容元件(811)。
10.根據權利要求9所述的裝置，其中每一模擬數據路徑進一步包括用於在存儲於所 述第二電容元件中之前放大所述目標電壓的單位增益放大器(703)。
11.根據權利要求8所述的裝置，其中所述經編程指示包括用於在所述選定存儲器單 元被編程到目標電壓時禁止所述選定存儲器單元的編程的禁止信號。
12.根據權利要求11所述的裝置，其中所述存儲器控制器適於響應於所述禁止信號而 通過用V。。給耦合到所述選定存儲器單元的位線加偏壓來禁止所述選定存儲器單元的編程 (915)。
13.一種用於操作存儲器裝置(101)的方法，所述存儲器裝置(101)具有耦合到存儲器 陣列(104)的多個模擬數據路徑(602)，所述方法包括將模擬數據信號(450)存儲(901)於所述多個數據路徑中的至少一個模擬數據路徑中 ；用偏壓電壓給所述存儲器陣列的字線(202)加偏壓(904)以用所述模擬數據信號編程 選定存儲器單元；給位線(204)加偏壓以使得能夠編程所述選定存儲器單元；檢驗(905)所述選定存儲器單元被編程到的經編程電壓；及在所述經編程電壓等於或大於指示所述模擬數據信號的目標電壓時，禁止編程(915)。
14.根據權利要求13所述的方法，其中禁止編程包括將所述經編程電壓與目標電壓進行比較(911)；及在所述經編程電壓等於或大於所述目標電壓時，產生禁止信號(915)。
15.根據權利要求14所述的方法，且其進一步包含如果所述經編程電壓小於所述目標電壓，那麼增加所述選定存儲器單元上的所述偏壓 電壓(913)及繼續編程(904)所述選定存儲器單元直到所述經編程電壓等於或大於所述目標電壓 為止。
16.根據權利要求13所述的方法，其中存儲所述模擬數據信號包括在將所述模擬數據 信號存儲於所述模擬數據路徑中的電容元件(806)中之前用具有單位增益的放大器(703) 放大所述模擬數據信號。
17.根據權利要求13所述的方法，其中存儲所述模擬數據信號包括接收所述多個數據路徑中的第一模擬數據路徑的開始地址(900)貫穿所述多個模擬數據路徑進行遞增(920)；及將模擬數據信號存儲(901)於所述多個模擬數據路徑中的每一者中。
18.根據權利要求13所述的方法，其中將所述多個模擬數據路徑耦合到存儲器單元頁 的所述位線。
19.根據權利要求13所述的方法，其中將所述多個模擬數據路徑耦合到存儲器單元塊 的所述位線。
全文摘要
存儲器裝置中的存儲器陣列耦合到使得能夠將模擬電壓電平寫入到所述存儲器陣列的模擬I/O數據接口。所述I/O接口由多個模擬數據路徑構成，所述多個模擬數據路徑各自包含用於存儲對應於耦合到其相應數據路徑的選定存儲器單元待編程到的目標電壓的電荷的電容器。所述I/O接口中可包含多個比較器，其中每一此比較器耦合到相應位線。此比較器可將選定存儲器單元的閾值電壓與其目標電壓進行比較並在所述閾值電壓等於或超過所述目標電壓時禁止進一步的編程。
文檔編號G06F13/16GK101983378SQ200980112218
公開日2011年3月2日 申請日期2009年4月3日 優先權日2008年4月7日
發明者弗朗姬·F·魯帕爾瓦爾, 維沙爾·薩林 申請人:美光科技公司