在多晶矽上具有平滑界面的集成電路的製作方法
2023-07-03 08:38:51
專利名稱:在多晶矽上具有平滑界面的集成電路的製作方法
本發明涉及集成電路和它們的製造方法。
VLSI永久性存儲器和其它高壓集成電路通常應用兩層多晶矽，兩層多晶矽之間有一種適當的絕緣層以滿足在經受高電場時僅有很低漏電流的要求，通常，多晶矽層是大約在620℃溫度下用LPCVD法沉積的，而絕緣層可以是在多晶矽1上的熱生長的氧化物，或者它也可以是氧化物/氮化物/氧化物的複合薄膜層。
在許多種集成電路結構中，特別是象EPROM和EEPROM這種永久性存儲器中，多晶矽-多晶矽電容器中多晶矽和絕緣層交界面的平滑度是非常關鍵的，這是因為通常當氧化物生長在多晶矽上時，多晶矽和絕緣層之間的界面是非常粗糙的，正如所熟知的那樣，這些凹凸不平將導至電場強度增加，因此，為了防止擊穿，絕緣層的厚度必須製造得遠大於界面是完全平滑時所需的厚度，現有技術的研究曾試圖介決這個問題，即提供一平滑的多晶矽一絕緣層界面，但尚未取得顯著的成功。據申請人所知的現有技術中最重要的參考文獻匯總如下以供參考1.L.Faraone，An Improved Fabrication Process for Multi-level Polysilion Strceture.RCA Laboratories(沒有指出日期-顯然這是在內部流通而未曾出版的)。
2.Harbek等人，LPCVD Polycrystalline SilceonGrowth and Physical Properties of In-Situ Phosphorus Doped and undoped Films，44RCA Review287(June 1983)。
3.Chias等人，Developments in Thin Polyoxides for Non Volatile Memories Semiconductor International.April 1985.P156-159。
4.Faraone等人，Characteriyation of Thermally Otidized n-Polycrystalline Sillcon.32 IEEE Transaction on Electron Devices-(March 1985)。
在IEEE會刊電子器件分冊(IEEE Transactions On Electron Device)上刊載的Faraone的一篇論文似乎是現有技術中最有用的論述，這篇論文包含有改善界面平滑度的重要建議，即下部的多晶矽層應該是無定形層面不是多晶矽層，正如現有技術所熟知的那樣，那就是把沉積的溫度，(例如)從625℃降低到562℃，這樣的沉積層就不再是多晶矽而事實上是無定形的，這種無定形層和多晶體層相比表面要平滑得多，這是因為在多晶矽層中，晶粒邊界和晶粒定向差別傾向於產生某些表面的粗糙度。
但是，本發明的非常關鍵的論述是在無定形第一矽層被沉積以後，它不應該氧化，而是應該沉積一層絕緣層，而這一點是已發表的現有技術都沒有包括的。這樣做的理由是氧化過程使表面質量降低，其理由不僅僅在熱的方面，氧化過程似乎包括氧沿著晶粒邊界擴散的增加，而這晶粒邊界擴散本身將產生粗糙度，因此，高質量絕緣層的化學蒸氣沉積將在比低溫氧化步驟溫度稍低的溫度下進行，但生成的界面平滑度得到極大的改善，因為氧沿著晶粒邊界傳送的效應基本上被避免了。因此，本發明與任何現有技術方法相比能提供一種非常平滑的界面。
並且，應該指出的是在現有技術平滑界面的討論中沒有象本發明那樣提出完整的可製造的方法，現有技術工藝似乎需要非常精確的溫度控制來控制低溫氧化步驟中所用的溫度，這樣精確的控制降低了生產能力。因此，本發明的另一個優點的改善了生產能力。
並且，本發明還進一步提出矽層不應採用擴散摻雜(例如，應用POCl3)，而應該採用注入摻雜，注入摻雜方法使沉積的矽層進一步無定形化，因此，在較高溫度絕緣層沉積步驟以後，還能有助於使這一層保持較小的晶粒尺寸。
應該指出，無論應用現有技術的氧化工藝或者本發明的沉積絕緣層的方法，在高溫階段期間總會出現一些晶粒生長，本發明的令人驚奇的結果是沉積的絕緣層卻保持一種非常平滑的界面，甚至當生長這種晶粒將這種無定形沉積層轉換成多晶層時也是如此。
在本發明的一類實施例中，沉積絕緣層是由氧化物/氮化物組成，並進一步熱氧化形成一種氧化物/氮化物/氧化物結構，這種絕緣層對在熱循周期中保持多晶矽1的表面在適當的位置上是特別有用的。
也應指出，唯一已知對擴散摻雜和離子注入的相關性的討論出現在Fanaone通信中，後者在Faraone文章中作為參考文獻21被援引，申請人得到了副本，現作為附件供審查官參考。但應指出，這篇文章可能尚未發表，所以，至少在幾個本專利申請希望取得專利權的國家中，按專利法不能作為恰當的參考範圍。
因此，本發明在界面質量方面提供了一個超過現有技術方法和結構的戲劇性的改進結果，這導致一種電容器(其中下層極板是多晶體，主要是矽)，該電容器在給定的絕緣層厚度下，擊穿電壓改善了，(採用大家所接受的質量因素來說)，電容器單位面積的電荷存貯量顯著增加了。
特別是本發明對EPROM元件有特殊的優點，在浮置門和控制門之間耦合總是希望儘可能緊密，但是兩層多晶矽之間的絕緣層在所使用的電壓下必須不被擊穿，並且這絕緣層的漏電流必須極低以保持一個好的存貯壽命。由於本發明減低了多晶矽和絕緣層之間界面的粗糙度不僅有利地改善了擊穿電壓，而且也降低了在低於擊穿電壓時的漏電流。
因此，按本發明製成的EPROM或者EEPROM單元在控制門和浮置門的耦合和漏電流方面與現有技術任何產品相比具有突出的優點和實質性的改進。
因此，除了在本申請提到的其它幾點以外，本發明至少提供了下列優點1.重複性更好的製造方法。
2.降低了通過層間電容器的漏電流。
3.提高了層間電容器的擊穿電壓。
4.在給定的擊穿電壓下，層間電容器可以具有較高的比電容。
5.可以製造一定密度的浮置門存儲器電晶體從而使編程較快。
本發明提供了一種集成電路電容器，它包括含有大於50%矽原子的第一多晶體導電層、在該導電層上的複合絕緣層、在絕緣層上的第二導電層和將電壓施加到所說的電容器上的方法，假如所說的絕緣層是一種具有所說絕緣層的厚度的理想絕緣層，該電壓至少是擊穿所說的絕緣層所需電壓的四分之一。
本發明還提供了永久性存儲器單元，它包括一電晶體通道區、一位於上面的浮置門，該浮置門容性耦合到所說的電晶體通道區、一容性耦合到所說浮置門的控制門，所說的控制門是通過絕緣層容性耦合到所說的浮置門，該絕緣層垂直於所說界面的最大局部偏差為80
。
本發明還提供一種永久性存儲器單元，它包括一電晶體通道區、一位於上面的浮置門，該浮置門容性耦合到所說的電晶體通道區、一容性耦合到所說浮置門的控制門、所說的控制門通過絕緣層容性耦合到所說的浮置門。該絕緣層垂直於界面的最大局部厚度偏差為10%。
本發明還提供了一種永久性存儲器單元的製造方法，該方法的步驟包括提供半導體主體、在永久性存貯器電晶體的預定位置的上面形成門絕緣體、沉積第一導電層，該導電層在永久性存儲器電晶體預定區域的上面含有50%以上的處於無定形狀態的矽原子(不是多晶體)、在第一層上沉積絕緣層、在絕緣層上沉積第二導電層和對所說的第一和第二導電層製作圖形，以便在所說的永久性存儲器電晶體預定區域中，所說的第一導電層形成浮置門，所說的第二導電層形成控制門。
本發明還提供一種在集成電路製造中兩個導電層之間製造電容器的方法，該方法包括沉積含有大於50%無定形(不是多晶體)狀態的矽原子的步驟、在所說的第一層上沉積絕緣層和在所說的絕緣層上沉積一種第二導電層。
下面將結合最佳實施例的附圖對本發明作更詳細的敘述圖1～3是顯微照片，圖3是按本發明方法製造的樣品結構的顯微照片，圖1和2是按其它工藝製造的樣品結構顯微照片。
圖4A～4C是按本發明方法製作樣品的連續剖面圖。
下面將詳細討論製造和使用最佳實施例，應該予以理解的是，本發明提供了可以廣泛應用的發明概念。這些概念可以用於許多場合。這裡所述的最佳實施例僅僅是作為例子說明製造和使用本發明的方法，本發明的範圍絕不受這些最佳實施例的限制。
圖1是批量＃2600/＃3片的剖面明視場透射電子顯微鏡的顯微照片。多晶矽1是在620℃溫度下沉積，用POCl3摻雜(1000℃，8分鐘)和用10%HF去除光滑層(Deglazed)30分鐘，接著是層間絕緣層沉積330
氧化物(底部)+85
氮化物(頂部)，該氮化物在1000℃、蒸汽和60分鐘條件下部份氧化，再沉積多晶矽2層。
圖2是批量＃2600/＃7片的剖面明視場透射電子顯微鏡的顯微照片。多晶矽1是在620℃溫度下沉積和注入摻雜(P31，50Kev，1.0E16/CM2劑量)，接著是沉積層間絕緣層330
氧化物(底部)+85
氮化物(頂部)，該氮化物在1000℃、蒸氣和60分鐘條件下部份氧化，然後沉積多晶矽2層。
圖3是批量＃2600/＃19片的剖面明視場透射電子顯微鏡的顯微照片。多晶矽1是在560℃溫度下沉積和注入摻雜的(P31，50Kev，1.0E16/CM2劑量)，接著是沉積層間絕緣層330
氧化物(底部)+85
氮化物(頂部)，該氮化物在1000℃、蒸汽和60分鐘的條件下部份氧化，然後，沉積多晶矽2。
本發明敘述了一種可以得到非常平滑的多晶矽2/層間絕緣層/多晶矽1的界面，供需要非常薄的絕緣層的VLSI之用。多晶矽1層是在560℃下的無定形相的沉積，在50-Kev條件下下用P31按大約1.0E16CM-2的投配量注入摻雜，接著用LPCVD沉積(800℃條件下)層間絕緣層330
SiO2(底部)/85
Si3N4(頂部)，下一部是氧化過程(1000℃，蒸氣，60分鐘)，將部份氮化物層轉化成一種氧氮化合物以提供由三層組成的絕緣層，在這個氧化步驟中，打底的多晶矽1層被退火，以使沉積的無定形相重結晶，與此同時仍保持平滑的多晶矽1/沉積氧化物界面，部份氮化物層的熱氧化也能採用較短的時間(大約30分鐘)，條件是蒸氣中和1000℃，或者採用高壓氧化(例如，850℃、10大氣壓的蒸氣，大約27分鐘)，以減小摻雜劑物種在下層矽單晶中過度的橫向移動(如來自掩藏擴散的砷)。
緊接在層間絕緣層製造之後的是在620℃下沉積第二多晶矽層，並在950℃下摻入POCl3-雜質約20分鐘，用10%HF去除光滑層(30秒)，然後，其餘的器件製作過程按常規方法完成。
茲將用本發明作實施例樣品的方法與RCA的Faraone等人的方法比較如下方法步驟 本發明(TI)方法 RCA方法多晶矽1的沉積 560℃，3000
560℃，7500
多晶矽2的摻雜 P31離子注入 P31離子注入(50Kev， (120Kev，1 E13CM) 1 E16CM-2)熱氧化 - 850℃，蒸氣，750
LPCVD氧化物沉積 800℃，330
(變化) -LPCVD氮化物沉積 800℃，85
(變化) -退火 1000℃，蒸氣 -(30-60分鐘)(或者高壓蒸氣氧化，850℃10大氣壓)多晶矽2沉積 620℃，4500
560℃？多晶矽2摻雜 POCl3，950℃20分鐘 POCl3，950℃？上面兩種方法的一個關鍵性的差別是本發明採用LPCVD方法將層間絕緣層沉積到無定形的n-多晶矽1的頂部，和然後在1000℃溫度下將它退火，以使它重結晶，而RCA是在無定形的n-多晶矽1上生長一種熱氧化絕緣層。本發明的層間絕緣層的沉積提供了一種比Faraone文章提出的方法更易於製造和重複的方法，因為熱氧化生長薄的氧化物很難控制。
本發明公開的方法不僅能用於EPROM和EEPROM，也能用於其它很多高壓集成電路，包括控制器、模擬部份等。
按本發明方法生產的多晶矽2/層間絕緣層/多晶矽2界面能夠在高分辨力橫截面透射電子顯微鏡(TEM)中後到，結果見圖3。作為比較，圖1和圖2示出了其它方法的結果，從這些圖可以清楚地看出，按本發明提供的多晶矽2/層間絕緣層/多晶矽1界面是非常平滑，遠比現有技術方法提供的平滑。如這些顯微照片所示，Faraone的IEEE Electron Dev，文章的論述(圖9、10)中似乎對620℃的多晶矽有300～500
的界面粗糙度(在多晶矽1/絕緣層界面上)，而應用560℃無定形矽的情況中，界面粗糙圖為120-220
，相比之下圖3的顯微照片表明，應用本發明的界面粗糙度是非常小的一偏差肯定小於55
，更象是10
。
圖4A～4C示出了按本發明製造EPROM單元樣品的步驟。基底10(最好是一種P在P上的外延結構)具n一常規(bitline)擴散12，後者被自對準的厚的氧化物(SATO)區14所復蓋，一薄的氧化物16在常規(bitline)氧化物14之間的空間中生長以提供FAMOS電晶體的門氧化物，接著沉積形成多晶矽1層18的矽，但這層不是(在這時候)多晶體，而是無定形的。對這層摻入雜質以達到希望的導電率，然後用常規技術製作圖形和蝕刻，以得到圖4所示的結構。
接著，如圖4B所示沉積一層多層結構的絕緣層20，這絕緣層20最好是一種多層結構，它的頂層最好用短時間的高溫氧化步驟方法轉換成複合絕緣層，這就將得到一種上面提到過的氧化物/氮化物/氧化物的三明治結構。但是，也能應用很多其它的絕緣層結構(單層或多層，複合料或比較簡單的組分)，只要無定形矽層18沒有完全氧化就行。對一種先進的EPROM單元來說，擴散區12之間的間距約為1微米，所用的絕緣層厚度最好是(如上面所述)約400
等價氧化物厚度，當然也能應用其它厚度(最好是較小)。
在絕緣層20就位以後，對該結構最好進行一次高溫退火以允許矽層18重結晶和降低它的電阻率。這一步驟以後，層18將是多晶體(雖然它最初是無定形的)，絕緣層20現在最好從周邊上剝落並生長用於周邊器件的門氧化物。接著進行多晶矽2層22的沉積多晶矽2層最好用擴散法摻雜，然後製作圖形和蝕刻[應用分層蝕刻，它將連續地蝕刻多晶矽2、絕緣層20、多晶矽1層18(這是EPROM製造技術中熟知的)]，然後，用常規的工藝步驟進行沉積層間絕緣層、接觸蝕刻、金屬蝕刻、保護外層沉積等。
當然，多晶矽2層不一定是矽，它可以是一種金屬或一種多層結構。矽化物和多晶矽/矽化物三明治結構也是可以用的。本發明還包括在目前的工藝步驟中用多晶矽的位置，採用具有類似沉積和電氣特性的將來的三明治結構。此外，多晶矽1層也可以包括某些其它物質的混合物，只要該層在沉積時是無定形的並含有一個大的矽百分率。
因此，本發明提供了非常關鍵的優點，即層18和20，層20和22之間的界面非常幹滑，比現有技術中的界面平滑得多，同時沒有增加工藝的複雜性。
本領域的技術人員都知道，本發明可以在寬的範圍改進和變化，除以下權利要求
書規定外，它的範圍不被限止。
④文件名稱 頁 行 補正前 補正後說明書 7 14 n-多晶矽1 n+多晶矽17 16 n-多晶矽 n+多晶矽8 6 P在P上 P在P+上8 6 具n-常規 具有n+常規
權利要求
1.一種集成電路製造中在兩層導電層之間製造電容器的方法，包括下列步驟(a)沉積一種包括大於50%、處於無定形狀態矽原子的第一導電層。(b)在所說的第一導電層上沉積絕緣層。(c)在所說的絕緣層上沉積一種第二導電層。
2.根據權利要求
1的方法，其中所說的第一A導電層包括大於50%的矽原子。
3.根據權利要求
1的方法，其中所說沉積絕緣層步驟包括低壓化學蒸汽沉積。
4.根據權利要求
1的方法，其中沉積絕緣層的方法是沉積一種複合材料絕緣層。
5.根據權利要求
1的方法，其中沉積絕緣層的方法是沉積一種多層的絕緣層，該絕緣層包括多層不同的組分。
6.根據權利要求
1的方法，其中沉積所說的第一導電層是低於600℃的溫度下完成的。
7.根據權利要求
1的方法，其中所說的第一層沉積的厚度小於3000
。
8.根據權利要求
1的方法，其中所說的絕緣層沉積的總厚度小於500
。
9.根據權利要求
1的方法，其中所說的第一導電層在所說的在其上面沉積絕緣層步驟之前，沒有被氧化。
10.根據權利要求
1的方法，其中所說的第一導電層在所說的在其上面沉積絕緣層步驟之前，用注入法摻雜。
11.一種製造永久性存儲器單元的方法，包括下列各步(a)提供一種半導體主體。(b)在永久性存儲器電晶體預定的位置上，形成門絕緣體。(c)沉積第一絕緣層，該絕緣層包括在所說的永久性存儲電晶體的預定位置上的大於50%的處於無定形狀態下的矽原子(不是多晶體)。(d)在所說的第一層上沉積一層絕緣層。(e)在所說的絕緣層上沉積第二導電層。(f)在所說的永久性存儲器電晶體的預定位置上，對所說的第一和第二導電層製作圖形，使所說的第一導電層形成一種浮置門，所說的第二導電層形成一種控制門。
12.一種集成電路電容，包括a，一種第一多晶體的導電層，它包括50%以上的矽原子;b，在所說的第一導電層上的一種複合材料絕緣層;c，在絕緣層上的一種第二導電層，其中在所說的第一導電層和所說的絕緣層之間的垂直於所說的界面的最大局部偏差是60
。
13.一種集成電路電容，包括a，一種第一多晶體的導電層，它包括50%以上的矽原子。b，在所說的第一導電層上的一種複合材料絕緣層。c，在絕緣層上的一種第二導電層。d，對所說的電容器施加電壓的方法，如果所說的絕緣層是一種具有所說的絕緣層的厚度的理想絕緣層，所說的電壓至少是擊穿所說絕緣層所需電壓的四分之一。
14.一種永久性的存儲器單元，包括a，一種電晶體通道區。b，一疊加在所述電晶體通道區上面並與該電晶體通道區容性耦合的浮置門。c，一種容性耦合到所說的浮置門的控制門，所說的控制門通過一絕緣層容性耦合到所說的浮置門，該絕緣層的垂直於所說界面的最大局部偏差是80
。
15.一種永久性存儲器單元，包括a，一電晶體通道區。b，一疊加在所述電晶體通道區上並與該電晶體通道區容性耦合的浮置門。c，一容性耦合到所說浮置門的控制門，所說的控制門通過一絕緣層容性耦合到所說的浮置門，該絕緣層的垂直於所說界面的最大局部偏差是所說的絕緣層厚度的10%。
專利摘要
一種得到非常平滑的多晶矽1層/層間絕緣層/多晶矽2層的界面。本質上，多晶矽1層18是無定形相的LPCVD的沉積層和用注入摻雜的。這以後沉積一種適當的絕緣層20，接著多晶矽1層18在約1000℃溫度下重結晶。然後，用LPCVD沉積多晶矽2層和在950℃溫度下摻入POCl3，得到的多晶矽2/層間絕緣層/多晶矽1界面是一種原子範圍的非常平滑的界面，甚至在其它器件製造的熱循環以後也是如此，並且相信將導至優良的漏洩特性。
文檔編號H01L29/66GK87102505SQ87102505
公開日1987年12月30日 申請日期1987年3月31日
發明者凱利帕特納姆·維維克·羅 申請人:德克薩斯儀器公司導出引文BiBTeX, EndNote, RefMan