半導體器件的金屬柵極結構的製作方法
2023-06-03 10:26:01 2
半導體器件的金屬柵極結構的製作方法
【專利摘要】本發明涉及集成電路製造，更具體而言，涉及金屬柵極結構。半導體器件的示例性結構包括：襯底，該襯底包括分離並圍繞P型有源區和N型有源區的隔離區；位於P型有源區上方的P型柵極結構中的P型功函數金屬層，其中，所述P型功函數金屬層包括第一底部和第一側壁，其中，第一底部包括具有第一厚度的第一金屬化合物層；以及位於所述N型有源區上方的N型柵極結構中的N型功函數金屬層，其中，N型功函數金屬層包括第二底部和第二側壁，其中第二底部包括具有小於第一厚度的第二厚度的第二金屬化合物層。
【專利說明】半導體器件的金屬柵極結構
【技術領域】
[0001]本發明涉及集成電路製造，更具體而言，涉及具有金屬柵極結構的半導體器件。
【背景技術】
[0002]隨著技術節點收縮，在一些集成電路(IC)設計中，一直期望用金屬柵電極來替換常用的多晶矽柵電極，從而在減小部件尺寸的情況下改進器件性能。形成金屬柵極結構的一種工藝被稱為「後柵極」工藝，在該工藝中「最後」製造最終的柵極結構，這使得必須在柵極形成之後實施的包括高溫加工的後續工藝數量減少。
[0003]然而,將這些部件和工藝應用到互補金屬氧化物半導體(CMOS)製造中仍存在諸多挑戰。例如，在「後柵極」製造工藝中，金屬柵極結構中的多個功函數層導致高柵極電阻，從而增加器件不穩定和/或器件失靈的可能性。隨著柵極長度和器件之間的間隔的減小，這些問題加重了。
【發明內容】
[0004]為了解決現有技術中存在的問題，根據本發明的一個方面，提供了一種半導體器件，包括:襯底，包括隔離並圍繞P型有源區和N型有源區的隔離區屮型功函數金屬層，位於所述P型有源區上方的P型柵極結構中，其中，所述P型功函數金屬層包括第一底部和第一側壁，所述第一底部包括具有第一厚度的第一金屬化合物層；以及N型功函數金屬層，位於所述N型有源區上方的N型柵極結構中，其中，所述N型功函數金屬層包括第二底部和第二側壁，所述第二底部包括具有小於所述第一厚度的第二厚度的第二金屬化合物層。
[0005]在上述半導體器件中，其中，所述第一厚度與所述第二厚度的比值為約2至約4。
[0006]在上述半導體器件中，其中，所述金屬化合物包含TaN。
[0007]在上述半導體器件中，進一步包括位於所述隔離區的第一部分上方的偽P型功函
數金屬層。
[0008]在上述半導體器件中，進一步包括位於所述隔離區的第一部分上方的偽P型功函數金屬層，其中，所述偽P型功函數金屬層包括第三金屬化合物層。
[0009]在上述半導體器件中，進一步包括位於所述隔離區的第一部分上方的偽P型功函數金屬層，其中，所述偽P型功函數金屬層包括第三底部和第三側壁，其中，所述第一側壁的第一高度小於所述第三側壁的第三高度。
[0010]在上述半導體器件中，進一步包括位於所述隔離區的第一部分上方的偽P型功函數金屬層，其中，所述偽P型功函數金屬層包括第三底部和第三側壁，其中，所述第一側壁的第一高度小於所述第三側壁的第三高度，其中，所述第一高度與所述第三高度的比值為約0.5至約0.7。
[0011]在上述半導體器件中，進一步包括位於所述隔離區的第一部分上方的偽P型功函數金屬層，其中，所述偽P型功函數金屬層包括第三底部和第三側壁，其中，所述第一側壁的第一高度小於所述第三側壁的第三高度，其中，所述第三底部基本上具有所述第一厚度。[0012]在上述半導體器件中，進一步包括位於所述隔離區的第二部分上方的偽N型功函
數金屬層。
[0013]在上述半導體器件中，進一步包括位於所述隔離區的第二部分上方的偽N型功函數金屬層，其中，所述偽N型功函數金屬層包括第四金屬化合物層。
[0014]在上述半導體器件中，進一步包括位於所述隔離區的第二部分上方的偽N型功函數金屬層，其中，所述偽N型功函數金屬層包括第四底部和第四側壁，其中，所述第二側壁的第二高度小於所述第四側壁的第四高度。
[0015]在上述半導體器件中，進一步包括位於所述隔離區的第二部分上方的偽N型功函數金屬層，其中，所述偽N型功函數金屬層包括第四底部和第四側壁，其中，所述第二側壁的第二高度小於所述第四側壁的第四高度，其中，所述第二高度與所述第四高度的比值為約0.5至約0.7。
[0016]在上述半導體器件中，進一步包括位於所述隔離區的第二部分上方的偽N型功函數金屬層，其中，所述偽N型功函數金屬層包括第四底部和第四側壁，其中，所述第二側壁的第二高度小於所述第四側壁的第四高度，其中，所述第四底部基本上具有所述第二厚度。
[0017]根據本發明的另一方面，還提供了一種製造半導體器件的方法，包括:提供襯底，所述襯底包括分離並圍繞P型有源區和N型有源區的隔離區；在介電層中形成位於所述P型有源區上方的P型溝槽和位於所述N型有源區上方的N型溝槽；在所述介電層上方以及在所述P型溝槽和所述N型溝槽中形成金屬化合物層；在所述金屬化合物層上方形成第一犧牲層；在所述第一犧牲層上方形成第二犧牲層用來填充所述P型溝槽和所述N型溝槽；在所述第二犧牲層上方形成感光層；圖案化所述感光層以暴露位於所述N型溝槽上方的第二犧牲層並覆蓋位於所述P型溝槽上方的第二犧牲層；去除位於所述N型溝槽上方的所述第二犧牲層；去除位於所述N型溝槽上方的所述第一犧牲層；部分地去除位於所述N型溝槽中的金屬化合物層。
[0018]在上述方法中，進一步包括:去除位於所述P型溝槽上方的所述第二犧牲層和所述第一犧牲層。
[0019]在上述方法中，進一步包括:形成信號金屬層以填充所述N型溝槽；以及實施化學機械拋光以平坦化所述信號金屬層。
[0020]在上述方法中，其中，通過CVD、PVD或ALD來執行在所述介電層上方以及在所述P型溝槽和所述N型溝槽中形成金屬化合物層的步驟。
[0021]在上述方法中，其中，使用HBr、NF3> CH4, Ar以及它們的組合中的至少一種作為蝕刻氣體來執行去除位於所述N型溝槽上方的第二犧牲層的步驟。
[0022]在上述方法中，其中，使用N2、CF4, H2和它們的組合中的至少一種作為蝕刻氣體來執行去除位於所述P型溝槽上方的第二犧牲層的步驟。
[0023]在上述方法中，其中，在包含NH40H、H2O2和H2O的溶液中執行去除所述第一犧牲層的步驟。
【專利附圖】
【附圖說明】
[0024]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪製並且僅用於說明的目的。實際上，為了清楚論述起見，附圖中的各種部件的尺寸可以被任意增大或縮小。
[0025]圖1是示出根據本發明的各個方面製造包含金屬柵極結構的半導體器件的方法的流程圖；
[0026]圖2是根據本發明的各個方面的包含金屬柵極結構的半導體器件的俯視圖；以及
[0027]圖3至圖15是根據本發明的各個方面的處於各個製造階段的包含金屬柵極結構的半導體器件沿著圖2的線a-a截取獲得的截面圖。
【具體實施方式】
[0028]可以了解為了實施本發明的不同部件，以下公開內容提供了許多不同的實施例或實例。在下面描述元件和布置的特定實例以簡化本發明。當然這些僅是實例並不打算用於限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接觸形成的實施例，並且也可以包括其中可以在第一和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實施例。為了簡明和清楚，可以任意地以不同的比例繪製各種部件。而且，本發明可能在各個實例中重複附圖標記和/或字母。這種重複是為了簡明和清楚的目的，並且其自身並沒有表明所討論的各個實施例和/或結構之間的關係。此外，本發明提供了「後柵極」金屬柵極工藝的實例，然而，本領域技術人員可以認識到適用於其他工藝和/或其他材料的使用。
[0029]參照圖1，示出了根據本發明的各個方面製造包含金屬柵極結構的半導體器件的方法100的流程圖。方法100開始於提供襯底的步驟102，該襯底包括分離並圍繞P型有源區和N型有源區的隔離區。方法100繼續到步驟104，在介電層中形成位於P型有源區上方的P型溝槽和位於N型有源區上方的N型溝槽。方法100繼續到步驟106，在介電層上方以及在P型溝槽和N型溝槽中形成金屬化合物層。方法100繼續到步驟108，在金屬化合物層上方形成第一犧牲層。方法100繼續到步驟110，在第一犧牲層上方形成第二犧牲層用來填充P型和N型溝槽。方法100繼續到步驟112，在第二犧牲層上方形成感光層。方法100繼續到步驟114，圖案化感光層以暴露位於N型溝槽上方的第二犧牲層並覆蓋位於P型溝槽上方的第二犧牲層。方法100繼續到步驟116，去除位於N型溝槽上方的第二犧牲層。方法100繼續到步驟118，去除位於N型溝槽上方的第一犧牲層。方法100繼續到步驟120，部分地去除位於N型溝槽中的金屬化合物層。下面的討論示出了可以根據圖1的方法100製造的半導體器件的實施例。
[0030]圖2是根據本發明的各個方面的包含金屬柵極結構220的半導體器件200的俯視圖；圖3至圖15是根據本發明的各個方面的處於各個製造階段的包含金屬柵極結構220的半導體器件200沿著圖2的線a-a截取獲得的截面圖。應該注意到半導體器件200的一部分可以採用互補金屬氧化物半導體(CMOS)技術加工來製造。因此，應該理解可以在圖1的方法100之前、期間和之後提供其他工藝，並且一些其他工藝可能在本文中僅作簡述。而且，為了更好地理解本發明的構思，將圖2至圖15簡化了。例如，雖然附圖示出了用於半導體器件200的金屬柵極結構220，但可以理解半導體器件200可以是包含許多其他器件(包括電阻器、電容器、電感器、熔絲等)的集成電路(1C)的一部分。
[0031]圖2是通過「後柵極」工藝製造的包含金屬柵極結構220的半導體器件200的俯視圖。提供了包括分離並圍繞P型有源區204p和N型有源區204η的隔離區206的襯底202(在圖3中示出)。半導體器件200包括P型金屬氧化物半導體場效應電晶體(PMOSFET) 200p和N型金屬氧化物半導體場效應電晶體(NMOSFET) 200n。
[0032]在一些實施例中，由包括位於P型有源區204p上方的P型功函數金屬層224p的P型柵極結構220p形成PMOSFET 200p，其中P型功函數金屬層224p包括第一底部224a和第一側壁224b，其中第一底部224a包含具有第一厚度A (在圖15中示出)的第一金屬化合物層224。
[0033]在一些實施例中，由包括位於N型有源區204n上方的N型功函數金屬層224n的N型柵極結構220n形成NMOSFET 200n，其中N型功函數金屬層224n包括第二底部224c和第二側壁224d，其中第二底部224c包括具有小於第一厚度h的第二厚度t2(在圖15中示出)的第二金屬化合物層224。在所述的實施例中，將P型柵極結構220p和N型柵極結構220n合起來並在下文中被稱為金屬柵極結構220。
[0034]在一些實施例中，半導體器件200可以進一步包括位於隔離區206的第一部分206a的上方的偽P型功函數金屬層224dp，其中，偽P型功函數金屬層224dp包括第三金屬化合物層224，其中偽P型功函數金屬層224dp包括第三底部224e和第三側壁224f，其中第一側壁224b的第一高度Ii1小於第三側壁224f的第三高度h3 (在圖15中示出)。
[0035]在一些實施例中，半導體器件200可以進一步包括位於隔離區206的第二部分206b的上方的偽N型功函數金屬層224dn，其中，偽N型功函數金屬層224dn包括第四金屬化合物層224，其中偽N型功函數金屬層224dn包括第四底部224g和第四側壁224h，其中第二側壁224d的第二高度h2小於第四側壁224h的第四高度h4 (在圖15中示出)。
[0036]參照圖3和步驟102，方法100開始步驟102，提供襯底202。在至少一個實施例中，襯底202包括晶體矽襯底(例如，晶圓)。在一些可選實施例中，襯底202可以由一些其他合適的元素半導體，諸如金剛石或鍺；合適的化合物半導體，諸如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，諸如碳化矽鍺、磷化鎵砷或磷化鎵銦製成。而且，襯底202可以包括外延層(印i層)，可以應變用於性能增強，和/或可以包括絕緣體上矽(SOI)結構。
[0037]在所述的實施例中，襯底202包括分離並圍繞用於PMOSFET 200p的P型有源區204p和用於NMOSFET 200n的N型有源區204n的隔離區206。取決於設計要求，有源區204p和204n可以包括各種摻雜結構。例如，P型有源區204p摻雜有n型摻雜物，諸如磷或砷；N型有源區204n摻雜有p型摻雜物，諸如硼或BF2。
[0038]可以在襯底202上形成隔離區206，用於使各種有源區204p和204n相互隔離開。隔離區206可以利用諸如矽的局部氧化(LOCOS)或淺溝槽隔離(STI)的隔離工藝來限定並電隔離各種有源區204p和204n。在本實施例中，隔離區206包括STI。隔離區206可以包含諸如氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(FSG)、低k電介質材料、和/或它們的組合的材料。隔離區206以及本實施例中的STI可以通過任何合適的工藝形成。作為一個實例，STI的形成可以包括通過常規光刻工藝圖案化半導體襯底202，(例如，通過幹蝕刻、溼蝕刻和/或等離子體蝕刻工藝)在襯底202中蝕刻溝槽，以及用電介質材料(例如，通過採用化學汽相沉積工藝)填充溝槽。在一些實施例中，填充後的溝槽可以具有多層結構，諸如具有填充有氮化矽或氧化矽的熱氧化物襯墊層。在一些實施例中，可以對介電材料實施化學機械拋光(CMP)工藝和/或清潔工藝，從而使隔離區206的表面206s低於襯底202的表面202s。
[0039]參照圖4，在襯底202上方形成柵極介電層212。在一些實施例中，柵極介電層212可以包含氧化矽、高k介電材料或它們的組合。高k介電材料被定義為介電常數大於Si02的介電材料。高k介電層包含金屬氧化物。金屬氧化物選自由L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物和它們的混合物組成的組。可以通過熱氧化工藝、化學汽相沉積(CVD)工藝、原子層沉積(ALD)工藝生長柵極介電層212，並且柵極介電層212可以具有小於2nm的厚度。
[0040]柵極介電層212可以進一步包括用於儘量減小柵極介電層212和襯底202之間的應力的界面層(未示出)。界面層可以由通過熱氧化工藝生長的氧化矽或氮氧化矽形成。例如，可以通過快速熱氧化(RT0)工藝或者以包含氧的常規退火工藝來生長界面層。
[0041]在「後柵極」工藝的一個實例中，隨後在柵極介電層212上方形成偽柵電極層214。在一些實施例中，偽柵電極層214可以包括單層或多層結構。在本實施例中，偽柵電極層214可以包含多晶矽。而且，偽柵電極層214可以是採用均勻或梯度摻雜的摻雜多晶矽。偽柵電極層214的厚度可以在約30nm至約60nm的範圍內。可以採用低壓化學汽相沉積(LPCVD)工藝形成偽柵電極層214。
[0042]然後，對偽柵電極214和柵極介電層212進行圖案化以產生圖4所示的結構。在所述的實施例中，通過合適的工藝(諸如旋塗)在偽柵電極層214上方形成光刻膠層(未示出)，並通過適當的光刻圖案化方法對其進行圖案化以在偽柵電極層214上方形成多個圖案化的光刻膠部件。然後可以採用幹蝕刻工藝將多個圖案化的光刻膠部件轉印至下面的層(S卩，偽柵電極層214和柵極介電層212)以形成多個偽柵極結構210p、210dp、210n和210dn。然後可以剝離光刻膠層。
[0043]應該注意到半導體器件200可以經歷其他「後柵極」工藝和其他CMOS技術加工以形成半導體器件200的各個部件。鑑於此，這些部件在本文中僅作簡述。在「後柵極」工藝中可以在形成金屬柵極結構220之前形成半導體器件200的各個元件。這些元件可以包括位於有源區204p和204η中和位於偽柵極結構210ρ和210η的相對側上的ρ型和η型輕摻雜源極/漏極(LDD)區(未示出)以及ρ型和η型源極/漏極(S/D)區(未示出)。ρ型LDD和S/D區可以摻雜有Β或In，而η型LDD和S/D區可以摻雜有Ρ或As。
[0044]然後圍繞多個偽柵極結構210p、210dp、210n和210dn沉積共形間隔材料。在本實施例中，間隔材料可以包括氮化矽、氮氧化矽、碳化矽、或者碳摻雜的氮化矽或其他合適的材料。間隔材料可以包括單層或多層結構。可以通過CVD、ALD、物理汽相沉積(PVD)或其他合適的技術形成間隔材料的覆蓋層(blanket layer)。覆蓋層的厚度在約5nm至15nm的範圍內。然後，對間隔材料實施各向異性蝕刻以在多個偽柵極結構210p、210dp、210n和210dn中的每一個偽柵極結構的側壁上形成一對間隔件216。
[0045]然後，可以在間隔件216、隔離區206和多個偽柵極結構210p、210dp、210n和210dn的上方形成層間介電(ILD)層218。ILD層218可以包括通過高縱橫比工藝(HARP)和/或高密度等離子體(HDP)沉積工藝形成的氧化物。在ILD層218沉積之後，對ILD層218實施CMP工藝以暴露多個偽柵極結構210p、210dp、210n和210dn(在圖5中示出)。
[0046]圖6示出在從多個偽柵極結構210p和210η去除偽柵電極層214以在介電層218 ( S卩，ILD層218)中形成位於P型有源區204p上方的P型溝槽222p和位於N型有源區204n上方的N型溝槽222n，同時從多個偽柵極結構210dp和210dn去除偽柵電極層214以在介電層218中形成位於隔離區206的第一部分206a上方的偽P型溝槽222dp和位於隔離區206的第二部分206b上方的偽N型溝槽222dn(圖1中的步驟104)之後的圖5的半導體器件200。
[0047]在所述實施例中，可以採用溼蝕刻和/或幹蝕刻工藝去除偽柵電極層214。在至少一個實施例中，用於偽多晶娃柵電極層214的溼蝕刻工藝包括暴露於包含氫氧化銨的氫氧化物溶液、稀HF、去離子水和/或其他合適的蝕刻劑溶液。在一些實施例中，可以在電源功率為約650至800W、偏置功率為約100至120W、以及壓力為約60至200mTorr的條件下，使用Cl2、HBr和He作為蝕刻氣體來對偽多晶矽柵電極層214實施幹蝕刻工藝。
[0048]按慣例，在介電層218中形成位於P型有源區204p上方的P型溝槽222p和位於N型有源區204n上方的N型溝槽222n之後，P型功函數金屬層填充P型溝槽222p或其部分以在P型有源區204p上方形成P型柵極結構，同時N型功函數金屬層填充N型溝槽222n或其部分以在N型有源區204n上方形成N型柵極結構。在一些實施例中，填充後的溝槽222p和222n可以具有多層結構，諸如填充有信號金屬層的功函數金屬層。
[0049]然而，用於形成金屬柵極結構的N/P型圖案化是富有挑戰的且是複雜的。例如，因為在相應的NMOSFET和PMOSFET中形成不同的功函數金屬層，工藝需要圖案化光刻膠層來保護一種類型器件的區域從而在另一類型器件的區域中形成金屬柵極，反之亦然。而且，由於減少一種圖案化工藝在金屬柵極結構中產生多個功函數層。多個功函數層導致高柵極電阻，從而增加器件不穩定和/或器件失靈的可能性。
[0050]因此，在下面參照圖7至圖15討論的加工可以形成具有不同厚度的金屬化合物層，從而使其更容易地在相應的器件中形成不同的功函數金屬層並改進器件性能。
[0051]圖7示出在介電層(即，ILD層218)上方以及在P型溝槽222p和N型溝槽222n內形成金屬化合物層224(圖1中的步驟106)之後的圖6的半導體器件200。例如，金屬化合物層224包括通過CVD、PVD、ALD或其他合適的技術形成的TaN。在一些實施例中，金屬化合物層224具有在約5至Snm範圍內的第一厚度t:。然後，在金屬化合物層224上方形成第一犧牲層226(圖1中的步驟108)。例如，第一犧牲層226包含通過CVD、PVD、ALD或其他合適的技術形成的TiN。在一些實施例中，第一犧牲層226的厚度在約5至15nm的範圍內。
[0052]仍參照圖7和圖1中的步驟110，繼形成第一犧牲層226之後，通過在第一犧牲層226上方形成第二犧牲層228並填充P型溝槽222p和N型溝槽222n產生圖7中的結構。在本實施例中，第二犧牲層228可以包含但不限於多晶矽、光刻膠(PR)或旋塗玻璃(SOG)。可以通過CVD、PVD、ALD、旋塗或其他合適的技術形成第二犧牲層228。第二犧牲層228的厚度取決於P型溝槽222p和N型溝槽222n在沉積第一犧牲層226之後的剩餘深度。因此，沉積第二犧牲層228直到基本上填滿P型溝槽222p和N型溝槽222n。然後，通過合適的工藝(諸如旋塗)在第二犧牲層228上方形成感光層232(圖1中的步驟112)。
[0053]參照圖8和圖1中的步驟114，在形成感光層232之後，通過採用適當的光刻圖案化方法圖案化感光層232以暴露位於N型溝槽222n上方的第二犧牲層228並覆蓋位於P型溝槽222p上方的第二犧牲層228，同時圖案化感光層232以暴露位於偽N型溝槽222dn上方的第二犧牲層228並覆蓋位於偽P型溝槽222dp上方的第二犧牲層228產生圖8中的結構。
[0054]參照圖9和圖1中的步驟116，在圖案化感光層232之後，通過去除位於N型溝槽222η和偽Ν型溝槽222dn上方的第二犧牲層228產生圖9中的結構。在所述的實施例中，使用圖案化的光刻膠層232作為掩模，通過幹蝕刻工藝去除位於N型溝槽222η和偽Ν型溝槽222dn上方的第二犧牲層228。在至少一個實施例中，在溫度為約15°C至約45°C、電源功率為約500W至約1000W、偏置功率為約10W至約40W、壓力為約6Torr至約lOTorr的條件下，使用包含HBr、NF3、CH4和/或Ar的反應氣體來實施去除位於N型溝槽222η和偽Ν型溝槽222dn中的包含S0G的第二犧牲層228的幹蝕刻工藝。在一些實施例中，使用相對於TiN對S0G具有低蝕刻選擇性(為約3至約20)的幹蝕刻工藝還可以限定具有圓角部和楔形側壁(未示出)的第一犧牲層226的部件。
[0055]參照圖10，繼去除位於N型溝槽222η和偽Ν型溝槽222dn上方的第二犧牲層228之後,通過去除位於N型溝槽222η和偽N型溝槽222dn上方的第一犧牲層226 (圖1中的步驟118)以及部分地去除位於N型溝槽222η和偽Ν型溝槽222dn中的金屬化合物層224 (圖1中的步驟120)產生圖10中的結構。在所述的實施例中，使用圖案化的光刻膠層232作為掩模，通過溼蝕刻工藝，例如通過將襯底202浸潰在包含ΝΗ40Η、Η202和H20的溶液中來去除位於N型溝槽222η和偽Ν型溝槽222dn上方的第一犧牲層226。在一些實施例中，在包含ΝΗ40Η、Η202和H20的溶液中，ΝΗ40Η與H202的比值在約0.9至約1.1之間，H20與H202的比值在約3和約10之間。
[0056]在所述的實施例中，相對於TaN對TiN具有低蝕刻選擇性的溼蝕刻工藝進一步部分地去除了例如位於N型溝槽222η和偽Ν型溝槽222dn中的金屬化合物層224，從而形成剩餘的金屬化合物層224a。剩餘的金屬化合物層224a具有在約1至3nm範圍內的第二厚度t2。在一些實施例中，溼蝕刻工藝還可以限定具有圓角部和楔形側壁的剩餘金屬化合物層224a的部件(未示出)。之後可以剝離圖案化的光刻膠層232 (在圖11中示出)。
[0057]參照圖12，在剝離光刻膠層232之後，通過去除位於P型溝槽222p和偽P型溝槽222dp上方的第二犧牲層228產生圖12中的結構。在所述的實施例中，使用剩餘的金屬化合物層224a作為掩模，通過幹蝕刻工藝去除位於P型溝槽222p和偽P型溝槽222dp上方的第二犧牲層228。在至少一個實施例中，幹蝕刻工藝包括可以使用N2、CF4和H2作為蝕刻氣體來實施去除位於P型溝槽222p和偽P型溝槽222dp中的包含S0G的第二犧牲層228。在一些實施例中，使用相對於TiN對S0G具有高蝕刻選擇性(為約25至約40)的幹蝕刻工藝還可以保留第一犧牲層226的部件。
[0058]參照圖13，繼去除位於P型溝槽222p和偽P型溝槽222dp上方的第二犧牲層228之後,通過去除位於P型溝槽222p和偽P型溝槽222dp上方的第一犧牲層226產生圖13中的結構。在所述的實施例中，使用剩餘的金屬化合物層224a作為掩模，通過溼蝕刻工藝，例如，通過將襯底202浸潰在包含ΝΗ40Η、Η202和H20的溶液中來去除位於P型溝槽222p和偽P型溝槽222dp上方的第一犧牲層226。在一些實施例中，在包含ΝΗ40Η、Η202和H20的溶液中，ΝΗ40Η與H202的比值在約0.9至約1.1之間，H20與H202的比值在約45和約55之間。在所述的實施例中，相對於TaN對TiN具有高蝕刻選擇性的溼蝕刻工藝可以保留金屬化合物層224的部件。
[0059]參照圖14，在去除位於P型溝槽222p和偽P型溝槽222dp上方的第一犧牲層226之後，沉積信號金屬層234以填充N型溝槽222n、偽N型溝槽222dn、P型溝槽222p和偽P型溝槽222dp。在本實施例中，信號金屬層234可以包含選自由Al、Cu和W組成的組中的材料。可以通過CVD、PVD、電鍍、旋塗、ALD或其他合適的技術形成信號金屬層234。在一些實施例中，信號金屬層234可以包含疊層。疊層還可以包含阻擋金屬層、襯墊金屬層或潤溼金屬層。而且，信號金屬層234的厚度取決於N型溝槽222n、偽N型溝槽222dn、P型溝槽222p和偽P型溝槽222dp的深度。因此，沉積信號金屬層234直到基本填滿或過填充N型溝槽222n、偽N型溝槽222dn、P型溝槽222p和偽P型溝槽222dp。
[0060]參照圖15，在填充N型溝槽222n、偽N型溝槽222dn、P型溝槽222p和偽P型溝槽222dp之後，實施另一 CMP來平坦化信號金屬層234。因為CMP去除了信號金屬層234、金屬化合物層224以及剩餘金屬化合物層224a位於N型溝槽222n、偽N型溝槽222dn、P型溝槽222p和偽P型溝槽222dp外面的部分，CMP工藝可以在到達ILD層218時停止，從而提供基本上平的表面。
[0061]在一些實施例中，位於P型有源區204p上方的P型溝槽222p中的剩餘金屬化合物層224被稱為P型功函數金屬層224p，其中，P型功函數金屬層224p包含第一底部224a和第一側壁224b，其中，第一底部224a包含具有第一厚度的第一金屬化合物層224。在一些實施例中，位於P型有源區204p上方的P型溝槽222p中的P型功函數金屬層224p和信號金屬層234p合起來被稱為P型柵極結構220p。
[0062]在一些實施例中，位於N型有源區204n上方的N型溝槽222n中的剩餘金屬化合物層224被稱為N型功函數金屬層224n，其中，N型功函數金屬層224n包括第二底部224c和第二側壁224d，其中，第二底部224c包含具有小於第一厚度^的第二厚度t2的第二金屬化合物層224。在一些實施例中，第一厚度A與第二厚度t2的比值為約2至約4。在一些實施例中，位於N型有源區204n上方的N型溝槽222n中的N型功函數金屬層224n和信號金屬層234n合起來被稱為N型柵極結構220n。在一些實施例中，P型柵極結構220p和N型柵極結構220n合起來被稱為柵極結構220。因此， 申請人:的製造半導體器件200的方法可以製造具有不同厚度的金屬化合物層224，從而使其更容易在相應的器件中形成不同的功函數金屬層並改進器件性能。
[0063] 在一些實施例中，位於隔離區206的第一部分206a上方的偽P型溝槽222dp中的剩餘金屬化合物層224被稱為偽P型功函數金屬層224dp，其中，偽P型功函數金屬層224dp包含第三金屬化合物層224，其中，偽P型功函數金屬層224dp包含第三底部224e和第三側壁224f，其中，第一側壁224b的第一高度Ii1小於第三側壁224f的第三高度h3，其中，第一高度h與第三高度h3的比值為約0.5至約0.7，其中，第三底部224e基本上具有第一厚度h。在一些實施例中，位於偽P型溝槽222dp中的偽P型功函數金屬層224dp和信號金屬層234dp合起來被稱為偽P型柵極結構220dp。
[0064]在一些實施例中，位於隔離區206的第二部分206b上方的偽N型溝槽222dn中的剩餘金屬化合物層224被稱為偽N型功函數金屬層224dn，其中，偽N型功函數金屬層224dn包含第四金屬化合物層224，其中，偽N型功函數金屬層224dn包含第四底部224g和第四側壁224h，其中，第二側壁224d的第二高度h2小於第四側壁224h的第四高度h4，其中，第二高度h2與第四高度h4的比值為約0.5至約0.7，其中，第四底部224g基本上具有第二厚度t2。在一些實施例中，位於偽N型溝槽222dn中的偽N型功函數金屬層224dn和信號金屬層234dn合起來被稱為偽N型柵極結構220dn。
[0065]可以理解CMOS半導體器件200可以經歷進一步的CMOS工藝，從而形成各種部件，諸如接觸件/通孔、互連金屬層、介電層、鈍化層等。
[0066]根據一個實施例，一種半導體器件包括:襯底，該襯底包括分離並圍繞P型有源區和N型有源區的隔離區；位於P型有源區上方的P型柵極結構中的P型功函數金屬層，其中，P型功函數金屬層包括第一底部和第一側壁，其中，第一底部包括具有第一厚度的第一金屬化合物層；以及位於N型有源區上方的N型柵極結構中的N型功函數金屬層，其中，N型功函數金屬層包括第二底部和第二側壁，其中第二底部包括具有小於第一厚度的第二厚度的第二金屬化合物層。
[0067]根據另一實施例，一種製造半導體器件的方法包括:提供襯底，該襯底包括分離並圍繞P型有源區和N型有源區的隔離區；在介電層中形成位於P型有源區上方的P型溝槽和位於N型有源區上方的N型溝槽；在介電層上方以及在P型溝槽和N型溝槽中形成金屬化合物層；在金屬化合物層上方形成第一犧牲層；在第一犧牲層上方形成第二犧牲層並用來填充P型溝槽和N型溝槽；在第二犧牲層上方形成感光層；圖案化感光層以暴露位於N型溝槽上方的第二犧牲層並覆蓋位於P型溝槽上方的第二犧牲層；去除位於N型溝槽上方的第二犧牲層；去除位於N型溝槽上方的第一犧牲層；以及部分地去除位於N型溝槽中的金屬化合物層。
[0068]雖然通過示例和根據優選的實施例描述了本發明，但是應理解本發明不限於所公開的實施例。相反，本發明意圖涵蓋各種修改和相似的布置(如對本領域技術人員來說將顯而易見的)。因此，所附權利要求的範圍應與最廣泛的解釋一致以涵蓋所有這些修改和相似的布置。
【權利要求】
1.一種半導體器件，包括:襯底，包括隔離並圍繞P型有源區和N型有源區的隔離區；P型功函數金屬層，位於所述P型有源區上方的P型柵極結構中，其中，所述P型功函數金屬層包括第一底部和第一側壁，所述第一底部包括具有第一厚度的第一金屬化合物層；以及N型功函數金屬層，位於所述N型有源區上方的N型柵極結構中，其中，所述N型功函數金屬層包括第二底部和第二側壁，所述第二底部包括具有小於所述第一厚度的第二厚度的第二金屬化合物層。
2.根據權利要求1所述的半導體器件，其中，所述第一厚度與所述第二厚度的比值為約2至約4。
3.根據權利要求1所述的半導體器件，其中，所述金屬化合物包含TaN。
4.根據權利要求1所述的半導體器件，進一步包括位於所述隔離區的第一部分上方的偽P型功函數金屬層。
5.根據權利要求4所述的半導體器件，其中，所述偽P型功函數金屬層包括第三金屬化合物層。
6.一種製造半導體器件的方法，包括:提供襯底，所述襯底包括分離並圍繞P型有源區和N型有源區的隔離區；在介電層中形成位於所述P型有源區上方的P型溝槽和位於所述N型有源區上方的N型溝槽；在所述介電層上方以及在所述P型溝槽和所述N型溝槽中形成金屬化合物層；在所述金屬化合物層上方形成第一犧牲層；在所述第一犧牲層上方形成第二犧牲層用來填充所述P型溝槽和所述N型溝槽；在所述第二犧牲層上方形成感光層；圖案化所述感光層以暴露位於所述N型溝槽上方的第二犧牲層並覆蓋位於所述P型溝槽上方的第二犧牲層；去除位於所述N型溝槽上方的所述第二犧牲層；去除位於所述N型溝槽上方的所述第一犧牲層；部分地去除位於所述N型溝槽中的金屬化合物層。
7.根據權利要求6所述的方法，進一步包括:去除位於所述P型溝槽上方的所述第二犧牲層和所述第一犧牲層。
8.根據權利要求6所述的方法，進一步包括:形成信號金屬層以填充所述N型溝槽；以及實施化學機械拋光以平坦化所述信號金屬層。
9.根據權利要求6所述的方法，其中，通過CVD、PVD或ALD來執行在所述介電層上方以及在所述P型溝槽和所述N型溝槽中形成金屬化合物層的步驟。
10.根據權利要求6所述的方法，其中，使用HBr、NF3、CH4、Ar以及它們的組合中的至少一種作為蝕刻氣體來執行去除位於所述N型溝槽上方的第二犧牲層的步驟。
【文檔編號】H01L27/092GK103681670SQ201210455338
【公開日】2014年3月26日 申請日期:2012年11月13日 優先權日:2012年8月30日
【發明者】簡珮珊, 巫凱雄 申請人:臺灣積體電路製造股份有限公司