一種增強應力記憶效應的柵多晶矽刻蝕方法
2023-06-03 08:48:46 1
專利名稱：一種增強應力記憶效應的柵多晶矽刻蝕方法
技術領域：
本發明一般涉及一種半導體製備技術領域，更確切的說，本發明涉及一種增強應力記憶效應的柵多晶矽刻蝕方法。
背景技術：
隨著CMOS半導體器件工藝的發展以及按比例尺寸縮小，應力工程在半導體工藝和器件性能方面起到越來越大的作用；CMOS器件中引入應力，主要是為了提高器件載流子遷移率，在CMOS器件溝道方向(longitudinal)上張應力對NMOS電子遷移率有益，而壓應力對PMOS空穴遷移率有益，在溝道寬度方向(transverse)上的張應力對NMOS和PMOS器件的載流子遷移率均有益，而在垂直溝道平面方向(out-of-plane)的壓應力對NMOS器件電子遷移率有益，張應力則對PMOS器件空穴遷移率有益。應力記憶效應(SMT，Stressmemorization technique)是一種 CMOS 工藝中引入應力的方法，其工藝流程為在器件源漏注入之後，沉積一層氮化矽薄膜保護層(cap layer), 緊接著進行源漏退火，在源漏退火過程中，會產生氮化矽薄膜保護層、多晶矽柵以及側牆之間的熱應力和內應力效應，這些應力會被記憶在多晶矽柵之中，在多晶矽中沿垂直溝道平面方向(out-of-plane)會產生張應力，而溝道方向(longitudinal)會產生壓應力；在接下來的工藝中，氮化矽薄膜保護層被刻蝕掉，但記憶在多晶矽柵中的應力，仍然會傳導到CMOS 半導體器件的溝道之中，傳導到溝道中的應力為垂直溝道平面方向(out-of-plane)的壓應力以及溝道方向(longitudinal)上的張應力，由上述應力對CMOS器件載流子遷移率的影響可以得出，這樣的應力效果對提高NMOS器件電子遷移率有益。
發明內容
鑑於上述問題，本發明提供一種增強應力記憶效應的柵多晶矽刻蝕方法，其中，包括以下步驟
在一半導體器件襯底所包含的柵氧化物層上沉積一多晶矽層； 利用一輔助介質層進行光刻工藝以在所述多晶矽層上形成柵極圖案，其中，柵極圖案作為掩膜；以及
進行第一步多晶矽柵刻蝕工藝，在多晶矽層厚度上部分刻蝕所述多晶矽層，形成一近乎垂直的頂部柵極和位於柵氧化物層上所述多晶矽層的未被刻蝕掉部分形成一多晶矽保留層；
進行第二步多晶矽柵刻蝕工藝，繼續在多晶矽層厚度上進行部分刻蝕，同時進行側向刻蝕，刻蝕至即將接觸到柵極氧化物為止，形成一上寬下窄的倒梯形上部柵極，所述多晶矽保留層被部分刻蝕；
進行第三步刻蝕工藝，完全刻蝕掉所述多晶矽保留層並形成位於所述倒梯形上部柵極下方的一上寬下窄的倒梯形下部柵極，同時所述倒梯形上部柵極和所述倒梯形下部柵極構成一完整的上寬下窄倒梯形結構；其中，所述倒梯形上部柵極和所述倒梯形下部柵極共同構成所述半導體器件的柵極； 在器件源漏注入之後，進行應力記憶效應工藝步驟，首先沉積一層保護膜，緊接著進行源漏退火工藝，之後，刻蝕掉所述掩膜沉積保護層，繼續完成半導體器件製備工藝。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，所述刻蝕工藝採用多步驟刻蝕多晶體。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，進行所述第一步多晶矽刻蝕工藝採用氯氣，溴化氫和氧氣的混合氣體進行刻蝕。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，所述第二步多晶矽刻蝕工藝採用氯氣，四氟化碳和氧氣的混合氣體進行刻蝕，至即將接觸到柵極氧化物為止。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，進行所述第二步多晶矽刻蝕工藝時需要較大程度的側向刻蝕。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，進行所述第三步刻蝕工藝採用溴化氫和氧氣的混合氣體進行刻蝕。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，進行所述第三步刻蝕工藝首先採用低壓和有較高的選擇比氧化物進行刻蝕，然後再提高壓力和氧化物選擇比進行過刻蝕，以形成倒梯形多晶矽柵極。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，進行所述第二步多晶矽柵刻蝕時，近乎垂直的頂部柵極同時被側向刻蝕與所述第二步多晶矽柵刻蝕時形成的中部柵極形成一完整倒梯形結構的所述上部柵極。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，所述半導體器件襯底為一金屬氧化物半導體NMOS器件襯底。上述的增強應力記憶效應的柵多晶矽刻蝕方法，其中，所述保護膜材質為氮化矽。本發明正是基於在不過多的改變已有製程工序的前提下，通過在柵極的製備工藝步驟中，改進多晶矽柵極的刻蝕工藝方法，形成倒梯形的多晶矽結構，以使SMT退火之後， 側牆會對多晶矽柵倒梯形的兩側斜邊產生較強的張應力以傳導到NMOS器件溝道內，形成更大的壓應力，從而提高NMOS器件電子遷移率，增強了 SMT對NMOS的作用，提高了 NMOS器件性能。本領域的技術人員閱讀以下較佳實施例的詳細說明，並參照附圖之後，本發明的這些和其他方面的優勢無疑將顯而易見。
參考所附附圖，以更加充分的描述本發明的實施例。然而，所附附圖僅用於說明和闡述，並不構成對本發明範圍的限制。圖1是本發明增強應力記憶效應的柵多晶矽刻蝕方法的結構示意圖； 圖2是本發明第一步多晶矽刻蝕工藝結構示意圖3是本發明第二步多晶矽刻蝕工藝結構示意圖； 圖4是本發明第三步多晶矽刻蝕工藝結構示意圖。
具體實施方式
參見圖1-4所示，一種增強應力記憶效應的柵多晶矽刻蝕方法，其中，在一 NMOS半導體器件襯底1上所包含的柵氧化物層上沉積一多晶矽層；再沉積一層硬掩膜，利用光刻工藝形成柵極圖案，利用柵極圖案作為掩膜進行第一步多晶矽刻蝕工藝(參見圖2)，首先採用氯氣(Cl2),溴化氫(HBr)和氧氣(O2)的混合氣體進行刻蝕，同時保持多晶矽層上半部分近乎垂直的形貌，以形成頂部柵極4和位於柵氧化物層上所述多晶矽層的未被刻蝕掉部分形成一多晶矽保留層5;再用氯氣(Cl2),四氟化碳(CF4)和氧氣(O2)的混合氣體進行第二步多晶矽柵刻蝕工藝(參見圖3)，以進一步刻蝕多晶矽保留層5和側向刻蝕頂部柵極4至即將接觸到氧化物為止，此步驟需較大程度的側向刻蝕以使多晶矽保留層5刻蝕為較薄的多晶矽保留層51，頂部柵極4形成倒梯形頂部柵極41及與此步刻蝕工藝形成的中部柵極6共同構成上寬下窄的倒梯形上部柵極7。進行第三步多晶矽刻蝕工藝(參見圖4)，完全刻蝕掉所述多晶矽保留層51並形成位於所述上部柵極下方的一上寬下窄的倒梯形下部柵極8 ；既在低壓下使用溴化氫(HBr) 和氧氣(O2)的混合氣體，在對氧化物(oxide)有較高的選擇比的前提下進行刻蝕，之後採用高壓情況下使用繼續使用溴化氫(HBr)和氧氣(O2)的混合氣體，進一步提高氧化物 (oxide)的選擇比情況下，同時通過提高壓力，以減少物理轟擊繼續加大側向刻蝕，從而刻蝕出位於所述上部柵極7下方的一上寬下窄的倒梯形下部柵極8 ；上述的上部柵極7和下部柵極8構成一完整的上寬下窄倒梯形多晶矽柵極2。在器件源漏注入之後，進行應力記憶效應工藝步驟，首先沉積一層氮化矽保護膜作為多晶矽的保護層，緊接著進行源漏退火工藝；由於在源漏退火過程中，會產生氮化矽薄膜保護層、多晶矽柵極2以及側牆3之間的熱應力和內應力效應，這些應力會被記憶在多晶矽柵極2之中，在多晶矽柵極2中沿垂直溝道平面方向(out-of-plane) Z會產生張應力，而溝道方向(longitudinal) X會產生壓應力；在接下來的工藝中，氮化矽薄膜保護層被刻蝕掉，但記憶在多晶矽柵結構2中的應力，仍然會傳導到CMOS半導體器件的溝道之中，傳導到溝道中的應力為垂直溝道平面方向(out-of-plane) Z的壓應力以及溝道方向 (longitudinal) X上的張應力，由於垂直溝道平面方向(out-of-plane) Z的壓應力以及溝道方向(longitudinal )X上的張應力均對NMOS器件電子遷移率有益，這樣的應力效果能提高NMOS器件性能。進行完器件源漏退火之後，刻蝕掉所述掩膜沉積保護層，以繼續完成半導體器件製備工藝。具體而言，本發明的包括以下步驟在一半導體器件襯底所包含的柵氧化物層上沉積一多晶矽層；利用一輔助介質層進行光刻工藝以在所述多晶矽層上形成柵極圖案，其中，柵極圖案作為掩膜；以及進行第一步多晶矽柵刻蝕工藝，在多晶矽層厚度上部分刻蝕所述多晶矽層，形成一近乎垂直的頂部柵極和位於柵氧化物層上所述多晶矽層的未被刻蝕掉部分形成一多晶矽保留層；進行第二步多晶矽柵刻蝕工藝，繼續在多晶矽層厚度上進行部分刻蝕，同時進行側向刻蝕，刻蝕至即將接觸到氧化物為止，形成一上寬下窄的倒梯形上部柵極，所述多晶矽保留層被部分刻蝕；進行第三步刻蝕工藝，完全刻蝕掉所述多晶矽保留層並形成位於所述倒梯形上部柵極下方的一上寬下窄的倒梯形下部柵極，同時所述倒梯形上部柵極和所述倒梯形下部柵極構成一完整的上寬下窄倒梯形結構；其中，所述倒梯形上部柵極和所述倒梯形下部柵極共同構成所述半導體器件的柵極。
5
在器件源漏注入之後，沉積一層保護膜，緊接著進行源漏退火工藝，之後，刻蝕掉所述掩膜沉積保護層，繼續完成半導體器件製備工藝。在65nm CMOS工藝中，採用Lam2300 kiyo設備，進行多步驟刻蝕時，在一種優選實施方式中，採用60mt的壓力，200W的電源功率(source power)，IOOv的偏壓電源(bias power), 30sccm的Cl2，IOsccm的仏和其他的必要刻蝕條件進行抗反射層刻蝕；然後進行硬掩模刻蝕，採用壓力為15mt，250W的電源功率(source power), 150v的偏壓電源(bias power), 30sccm的CF4和20sccm的CH2F2進行30s的刻蝕；再採用6mt的壓力，500W的電源功率(source power)，250v 的偏壓電源(bias power)，50sccm 的 Cl2，150sccm 的 HBr 禾口 3sccm的&進行1 的多晶矽第一步刻蝕之後，換用IOmt的壓力，500W的電源功率(source power), 150ν ^ 偏壓電源(bias power)，50sccm 的 Cl2，IOsccm 的 CF4 禾口 3sccm 的 O2 進行15s的第二步多晶矽刻蝕；第三步多晶矽刻蝕主要採用壓力為20mt，700W的電源功率 (source power)，IOOv 的偏壓電源(bias power), 180sccm 的 HBr 禾口 7sccm 的 O2 進 亍亥Ij 蝕，同時採用探測刻蝕終點(Endpoint)方式控制刻蝕終點以刻蝕至即將接觸到氧化物為止。最後採用壓力為90mt，700W電源功率(source power), IOOv偏壓電源(bias power), 180sccm HBr和7sccm O2進行30s的多晶矽過刻蝕，從而形成下邊比上邊小6nm 的倒梯形多晶矽柵結構2。上述刻蝕條件只是作為參考，所列出的各項參數並不過構成對本發明的限制。例如，刻蝕壓力、功率、混合氣體等刻蝕條件均可以進行適應性的調整。本發明描述了一種增強應力記憶效應的柵多晶矽刻蝕方法，通過改進多晶矽柵的刻蝕方法，增加應力記憶效應(SMT，Stress memorization technique)在器件溝道中的應力效應，從而提高NMOS器件中電子遷移率，以提高NMOS器件性能。通過說明和附圖，給出了具體實施方式
的特定結構的典型實施例，例如，本案是以 NMOS器件進行闡述，基於本發明精神，晶片還可作其他類型的轉換。儘管上述發明提出了現有的較佳實施例，然而，這些內容並不作為局限。對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。 因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在權利要求書範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。
權利要求
1.一種增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，包括以下步驟在一半導體器件襯底所包含的柵氧化物層上沉積一多晶矽層；利用一輔助介質層進行光刻工藝以在所述多晶矽層上形成柵極圖案，其中，柵極圖案作為掩膜；以及進行第一步多晶矽柵刻蝕工藝，在多晶矽層厚度上部分刻蝕所述多晶矽層，形成一近乎垂直的頂部柵極和位於柵氧化物層上所述多晶矽層的未被刻蝕掉部分形成一多晶矽保留層；進行第二步多晶矽柵刻蝕工藝，繼續在多晶矽層厚度上進行部分刻蝕，同時進行側向刻蝕，刻蝕至即將接觸到柵極氧化物為止，形成一上寬下窄的倒梯形上部柵極，所述多晶矽保留層被部分刻蝕；進行第三步刻蝕工藝，完全刻蝕掉所述多晶矽保留層並形成位於所述倒梯形上部柵極下方的一上寬下窄的倒梯形下部柵極，同時所述倒梯形上部柵極和所述倒梯形下部柵極構成一完整的上寬下窄倒梯形結構；其中，所述倒梯形上部柵極和所述倒梯形下部柵極共同構成所述半導體器件的柵極；在器件源漏注入之後，進行應力記憶效應工藝步驟，首先沉積一層保護膜，緊接著進行源漏退火工藝，之後，刻蝕掉所述掩膜沉積保護層，繼續完成半導體器件製備工藝。
2.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，所述刻蝕工藝採用多步驟刻蝕多晶體。
3.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，進行所述第一步多晶矽刻蝕工藝採用氯氣，溴化氫和氧氣的混合氣體進行刻蝕。
4.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，所述第二步多晶矽刻蝕工藝採用氯氣，四氟化碳和氧氣的混合氣體進行刻蝕，至即將接觸到柵極氧化物為止。
5.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，進行所述第二步多晶矽刻蝕工藝時需要較大程度的側向刻蝕。
6.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，進行所述第三步刻蝕工藝採用溴化氫和氧氣的混合氣體進行刻蝕。
7.如權利要求6所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，進行所述第三步刻蝕工藝首先採用低壓和有較高的選擇比氧化物進行刻蝕，然後再提高壓力和氧化物選擇比進行過刻蝕，以形成倒梯形多晶矽柵極。
8.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，進行所述第二步多晶矽柵刻蝕時，近乎垂直的頂部柵極同時被側向刻蝕與所述第二步多晶矽柵刻蝕時形成的中部柵極形成一完整倒梯形結構的所述上部柵極。
9.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，所述半導體器件襯底為一金屬氧化物半導體NMOS器件襯底。
10.如權利要求1所述的增強應力記憶效應的柵多晶矽刻蝕方法，其特徵在於，所述保護膜材質為氮化矽。
全文摘要
本發明一般涉及一種半導體製備技術領域，更確切的說，本發明涉及一種增強應力記憶效應(SMT)的柵多晶矽刻蝕方法。本發明正是基於在不過多的改變已有製程工序的前提下，通過在柵極的製備工藝步驟中，改進多晶矽柵極的刻蝕工藝方法，形成倒梯形的多晶矽結構，以使SMT退火之後，側牆會對多晶矽柵倒梯形的兩側斜邊產生較強的張應力以傳導到NMOS器件溝道內，形成更大的壓應力，從而提高NMOS器件電子遷移率，增強了SMT對NMOS的作用，提高了NMOS器件性能。
文檔編號H01L21/3065GK102420119SQ201110110368
公開日2012年4月18日 申請日期2011年4月29日 優先權日2011年4月29日
發明者俞柳江, 李全波 申請人:上海華力微電子有限公司