具增加擊穿電壓的半導體結構及製造該半導體結構的方法
2023-05-27 23:31:26 1
專利名稱：具增加擊穿電壓的半導體結構及製造該半導體結構的方法
技術領域：
本發明是關於一種具有增加崩潰電壓穿越一pn接合面之半導體結構，該pn接合面系該半導體結構所包含。
背景技術：
在現代微電子電路之半導體結構的其中一個主要需求，係為該半導體結構理想上具有一所需之崩潰強度與對於一個別應用之一良好頻率特性相配合，例如一高截止點頻率。
尤其是在現代BiCMOS技術中，其為一雙極性電晶體之集極側向地經由一繁密摻質之次集極(埋藏層)連接，其系藉由一集極之磊晶成長所埋藏，通常互斥性的需求會發生於一雙極性製成模塊上。一方面一雙極性電晶體之積體化，其系越快越好，需要低操作電壓，另一方面，通常必須要雙極性電晶體，其具有一高崩潰電壓，但僅需要達成一較低之高頻率表現即可。對一快速電晶體來說(HF)，一集極磊晶層必須越薄越好，以便一集極終端阻抗和於該集極中之該少數電荷載體能變得較低，而因此該RF表現就會較高。然而，對具有一高崩潰電壓(HV)之電晶體來說，該集極磊晶必須要厚，以便該基極集極空間電荷區(base collector space charge zone)能廣泛地延伸，且因此該所請求之崩潰電壓能夠達成，為了這個原因，該集極磊晶之摻質就很低，舉例來說，小於1E 16cm-3。
正常來說，該磊晶層(集極磊晶)之厚度和摻質系以確保該HV電晶體之所需崩潰電壓所決定，因為該HF電晶體之低摻質並未充分地允許高集極電流，而因此該HF表現也有同樣地問題，因為一最大截止點頻率ft(傳輸頻率)以一線性方式相關於一最大集極電流Ic，其為所謂的柯克效應(Kirk effect)發生處，通常一所謂的SIC(有選擇地植入集極)系植入於一習知的HF電晶體中。
在第8圖中，一習知的一HF及一HV雙極性電晶體之積體化示於圖中，該HV和HF電晶體(埋藏層)之繁密地摻質之次集極(subcollectors)803和804系配置於一基板801上，配置於虛線左手邊之該HF電晶體更包含一第一SIC 805及一第二SIC 807，該第一和該第二SIC皆埋藏於一集極磊晶809中。此外，一基極811系配置於該第一SIC 805上，舉例來說，其系能藉由一基極終端層813之幫助連接至一線路層，一射極層815系配置於該基極811上，其系經由一射極接觸連接。此外，一隔離層817及於射極窗之一絕緣間隙壁系配置於該基極終端層813上，這兩層皆作為介於該射極和該基極終端之間的電子絕緣用。舉例來說，氧化層819系更形成於該基極終端層之下，該次集極804能經由一另一終端820由上方接觸，該個別電晶體之該埋藏層系藉由一深溝隔離823互相絕緣，然而，他們亦可藉由一pn絕緣互相絕緣。
與該HF電晶體相比，該HV電晶體，其系配置於該虛線之右手邊，並未具有第一和第二SIC，因此，舉例來說，該次集極803能經由一另一終端821提供並具有一電壓，如果於第8圖中所說明之該HF和HV電晶體，舉例來說，係為npn電晶體，該次集極803，舉例來說，係為繁密地n摻質，同時該集極磊晶層809係為較少n摻質，因此，該第二SIC 807及該第一SIC 805皆為n摻質，其中該第一和該第二SIC之一摻質濃度系高於該集極磊晶層及低於該次集極。
一SIC之植入導致一體積摻雜(約為1E 17cm-3)，與該集極磊晶(上摻雜)之摻質比較係為增加，然而，當達到一崩潰電壓，該HF電晶體之基極集極空間電荷區並未延伸該埋藏次集極803，其系因為藉由該SIC增加之高的上厚度(epithickness)及該摻質，因此，該集極電流必須分別地流通介於該空間電荷區末端及該次集極之開端之間之高阻抗區域，這個區域通常系由一第二SIC植入807摻雜，如同第8圖所示，其系能接著被最佳化作為逆向的特性資料。有一個缺點係為該電晶體之該HF表現系因此被影響，因為一方面該摻質，且因此該SIC之導電度明顯地比次集極還低，另一方面，該SIC植入幾乎無法藉由一磊晶達成如一摻質曲線一般地高，以便一集極阻抗會比具有一最小可能上厚度還高。總的來說，該HF電晶體並未達成該最佳可能表現，其於這一代的科技是有可能達成的，舉例來說，因為已提到的集極阻抗和該較高的少數電荷載體儲存會降低該HF電晶體之該截止點頻率。
第8圖顯示本方法的另一項缺點，由HV電晶體激活的HF電晶體的HF特性，其集極磊晶最理想是設計用來增加崩潰電壓，而該HF特性可分別藉由引入一個或多個SIC而得到改善。當形成集極磊晶809時，與對崩潰電壓的要求相比，該HV電晶體的HF特性顯得較不重要，集極磊晶必須要厚，因此，形成在此磊晶層中的HF電晶體的特性必須藉由引入一個或多個SIC 805和807而得到改善。因為必須利用例如植入摻雜的方法形成該第一和第二SIC，所以這會造成製程成本的增加。
第8圖顯示本方法的另一項缺點，會因為SIC 805和807而造成HF電晶體的功率損耗增加，而且還包括先前已提過的集極電阻的增加。如果一個微電子晶片包含多個HF電晶體，如第8圖所示，這會造成功率損耗的大幅增加，而且發熱累積量也有可能增加，因此操作此種電路的成本就會提高。
根據第8圖所示的先前技術，該電晶體還有另一項缺點，由於要達到預定的崩潰電壓，該集極磊晶809在垂直方向上厚度尺寸，就必須增加，因為該集極磊晶809的厚度必須夠大才能達到高的崩潰電壓強度。該磊晶厚度與該HV電晶體的崩潰電壓有關，這導致另一項缺點，為了達到較高的崩潰電壓而選擇較厚的集極磊晶層809，該HF電晶體的HF特性無可避免地下降，因為該SIC 805和807無可避免地必須變大，或者，必須插入第三SIC，因此，先前提到的集極電阻就更大了。
根據K.O.Kenneth和B.W.Scharf的文獻「Effects of BuriedLayer Geometry on Characteristics of Double Polysilicon BipolarTransistor」，當中描述了具有較高崩潰電壓的雙極性電晶體，其中次集極具有分割的部分。
發明內容
本案的目的在於提供一個有效率的方法，以增加半導體結構的崩潰電壓。
本案目的的實現可以根據權利要求1的半導體結構，或是權利要求8的方法。如此一來，HV電晶體的崩潰電壓可以較不受磊晶層厚度的影響，因此HV和HF電晶體可以個別獨自最佳化。
根據本案的一項觀點，一個半導體結構包含具有一第一摻雜型態的一埋藏第一半導體層，在該埋藏第一半導體層之上的具有一第一摻雜型態的一第二半導體層，其摻雜濃度較該埋藏第一半導體層為低，在該第二半導體層之上具有一第二摻雜濃度的半導體區域，如此一來，便在該半導體區域和該第二半導體層之間形成一pn接合面，以及在該半導體區域下，該埋藏第一半導體層中的凹陷，其包含具有該第一摻雜濃度的半導體材料，其所在的位置位於比第一埋入半導體層更深的基板中，如此一來，橫跨pn接合面的崩潰電壓會比未提供凹陷時來得大。
根據本案的另一項觀點，本案提出一個新的半導體結構，藉由在該第一埋入半導體層中間形成一凹陷，在該凹陷中形成一半導體區域，在凹陷中引入具有該第一摻雜型態的半導體材料，其中在該引入步驟之後，該半導體材料會比該第一埋入半導體層更陷入於基板中，接著在該第一埋入半導體層上生成該第二半導體層，其摻雜濃度系小於該第一埋入半導體層，然後再在該第二半導體層上生成該半導體區域。
本發明是基於，當弱摻雜半導體層(磊晶層)的厚度設計符合最佳化HF的特性，而且為了具有已增加崩潰電壓的半導體結構，提供一位於高濃度埋入層中的凹陷時，可以在一集成電路上同時形成一個具有最佳化HF特性的半導體結構，以及一個具有已增加崩潰電壓的半導體結構，該弱摻雜半導體層(磊晶層)藉由一埋入的高濃度摻雜層而連接。例如，在這個凹陷中，可以形成一第二高濃度摻雜層，其在基板中的位置比第一高濃度摻雜層還深。因此，因為該凹陷的原故，在埋入的高濃度摻雜層以及另一種摻雜態的半導體區域之間形成一長距離，其中該半導體區域系橫跨該弱摻雜磊晶層，所以，崩潰電壓才可以獲得提升。該高摻雜濃度埋入層的凹陷顯示一個區域，其中該埋入的高摻雜濃度層被一較低摻雜濃度的半導體區域取代，在其之下，復存在一第二高濃度摻雜層。這個區域只能夠藉由凹陷而形成於該埋入層的上側，其中已存在有一半導體材料，其摻雜濃度與該磊晶層相符。
然而，較佳系所提供的凹陷系完全穿透該埋藏層，其中至少繫於該凹陷底部區域中，進行低於該埋藏層之一的該摻雜密度的高能量植入。較佳為，該高能量埋藏亦可被高度摻雜。然而，高能量埋藏係指非常長的處理時間以及很多的處理問題，因此實際上其摻雜僅可以少於習知的埋藏層。
本發明適合用於所有半導體組件的應用，其系實施增加崩潰電壓的pn接合，例如個別二極體或是雙極性電晶體。
當一HF電晶體與一HV電晶體同時被整合於基板上時，本發明更具有特別佳的應用性。而後在該HF電晶體而非該HV電晶體上，形成該集極外厚度的位向。因而達到該HV電晶體的最佳HF表現，其同時具有該HV電晶體的充足且可被自由調整的崩潰電壓。同時，可藉由簡單的布局尺寸(layout measurement)，以不同寬度的凹陷，為不同的HV電晶體設定不同的崩潰電壓。
本發明的另一優點係為兩電晶體可被同時整合，其一可關於HF表現而被優化，另一可分別關於該崩潰電壓而被優化。在習知的方法中，該HF電晶體所受的HF表現或是該HV電晶體的崩潰電壓系太低。
本發明的另一優點係為由於例如該第二半導體層可為一集極磊晶層，其厚度的選擇並非基於該HV電晶體的該崩潰電壓，而是基於該HF電晶體的HF表現，所以該半導體結構的大小系小於第8圖中所述習知記憶結構的尺寸，因此該第二半導體層的厚度較小，可因而減少生產成本。
本發明半導體結構的另一優點，係為其可使得HF電晶體具有最佳化的HF性質，以及具有整合於一電路上具足夠崩潰電壓強度的HV電晶體。
本發明的另一優點，係為由於如同較薄層(集極磊晶層)僅需少的生產步驟即可達到該HF電晶體的最佳HF表現，如同該HV電晶體的足夠崩潰電壓，所以可降低本發明半導體結構的生產成本。例如，由於該HF電晶體的集極磊晶層厚度較小，其SIC的施行較平坦，所以整合於BiCMOS製程可被大幅簡化，且其度於高度摻雜的埋藏層可具有良好的接觸。所以，用於遮蔽此SIC埋藏且穿過該CMOS區域的覆蓋層，可被保持較薄，其一方面減少沈積的成本，另一方面大幅減輕這些層的無殘留移除。
本發明的另一優點，係為例如可在基板上藉由該埋藏的第一半導體層之凹陷寬度的簡單變化，可形成具不同電壓的數個雙極性電晶體。所以，僅藉由布局的修飾以及生產步驟的變化，即可獲得不同的崩潰電壓，因此不需要其它額外的處理步驟，藉此該生產製程具彈性且該單位成本低。
由於該HF電晶體的較高可能的HF表現之利益，本發明於BiCMOS技術中具有特別優點，其中BiCOM產品亦具有較佳的HF表現且具有改良的競爭力。此可特別用於行動無線，WLAN等。例如，對於不同的崩潰電壓，整合兩HV電晶體，則本發明可節省一蝕刻階段。
第1圖系一示意圖，其根據本發明之第一實施例，說明一半導體結構。
第2圖系一示意圖，其根據本發明之另一實施例，說明一半導體結構。
第3圖系一示意圖，其根據本發明之另一實施例，說明一半導體結構。
第4圖系一示意圖，其根據本發明之另一實施例，說明一半導體結構。
第5圖系說明習知電晶體整合中，(a)HF電晶體與(b)HV電晶體的摻質濃度。
第6圖系根據本發明，說明(a)HF電晶體與(b)HV電晶體的摻質濃度。
第7圖系一示意圖，其根據本發明之另一實施例，說明一半導體結構。
第8圖系說明習知的電晶體整合。
具體實施例方式
第1圖系一示意圖，其根據本發明之第一實施例，說明一半導體結構。該半導體結構系包含第一摻雜形式的高度摻雜之埋藏第一半導體層101，其中形成一凹陷103。在該埋藏第一半導體層101的一第一表面109上，如同在另一半導體區域105」的另一半導體區域的頂部表面107上，形成一第二半導體層111，其系該第一摻雜形式的弱摻雜層，例如其可系一表層(epi layer)。該第二弱摻雜半導體層系延伸至該凹陷103的部分凹陷105』中。再者該第一摻雜形式的另一半導體區域105」系被沉積於該凹陷103中，其摻雜密度較佳系介於該第二半導體層111與該埋藏第一半導體層101之間，且其較佳系位於較該埋藏第一半導體層101更深之位置。另一半導體區域105」更包含另一半導體區域的頂部表面107。
具有半導體區域之底面115的一半導體區域113系被沉積於該第二半導體層111上。所以，該半導體區域113系一第二摻雜形式，因而一pn接合系被形成於該半導體區域113與該第二半導體層111之間。再者，穿過該凹陷113沉積該半導體區域113，其中自該半導體區域113的半導體區域之底面115之該埋藏第一半導體層的頂部表面109之垂直距離，系小於自該半導體區域之底面115之另一半導體區域105」之另一半導體區域的頂部表面107的垂直距離。
而後，第1圖中所說明的該半導體結構之操作模式即成為一參考。此處系假設該第一摻雜形式係為n摻雜，且該第二摻形式係為p摻雜。然而，後續的說明亦可使用於該第一摻雜形式為p摻雜以及該第二摻雜形式為n摻雜的半導體結構。
第1圖所示之半導體結構乃具有一最佳化的崩潰電壓。因為半導體層111的厚度很低，因此一個具有最佳化HF性質的第二半導體結構乃會自動地產生。該崩潰電壓主要是藉由另一半導體區域105」之頂部表面107到半導體區域113之底面115的距離、埋藏第一半導體層的頂部表面109至半導體區域之底面115間的距離、凹陷103的寬度、以及各個半導體區域與半導體層的摻雜濃度而決定。舉例來說，假使第1圖所示的半導體結構是一個雙極性電晶體，那麼基於上述假設，該第一半導體區域113辨識一個p摻雜基極，該第二半導體層111系與該埋藏第一半導體層101一樣組成了此雙極性電晶體的n摻雜集極。因此，第二半導體層111的摻雜乃比埋藏第一半導體層101的摻雜來得低。
為了獲得足夠的崩潰電壓，第1圖所示之半導體結構乃包含本發明的凹陷103。因此，如前述內容，在凹陷103內所形成的另一半導體區域105」之頂部表面107與半導體區域113(基極)的底面115間的距離乃大於與埋藏第一半導體層101(次集極)的頂部表面109間的距離。因此，舉例來說，崩潰電壓將可因基極空間電荷區域(basespace charge zone)可廣泛地擴張而增加。於是被配置在凹陷103內的另一半導體區域105」也會被摻雜。舉例來說，半導體區域105」的摻雜濃度可以比埋藏第一半導體層101的摻雜濃度來得低。另外，因為在此個案之中，舉例而言，崩潰電壓乃可以利用一個恰巧比另一半導體區域105」的頂部表面107至基極103之距離略大之形式來實現，因此另一半導體區域105」的摻雜濃度乃可能與該埋藏第一半導體層101的摻雜濃度相同。不受第二半導體區域的摻雜濃度的影響，崩潰電壓乃可因凹陷103的寬度變化而有所不同，因此該另一半導體區域105」乃被設置於凹陷103之中，其原因乃在於崩潰電壓會隨著凹陷103的寬度增加而增加，反之亦然，即崩潰電壓亦會隨著凹陷103的寬度縮減而減小。
在第1圖所示的實施例當中，凹陷103乃是透過形成而產生，因此其與埋藏第一半導體層101是分開的。然而，應被注意到的是凹陷103並不需要與該埋藏第一半導體層101相分離。另外，也有可能是因為凹陷103的深度很淺，以致於該埋藏第一半導體層101是連續性的，而該另一半導體區域105」便不會在該埋藏第一半導體層101的某一區域或是整個區域內生成，因此，舉例來說，該凹陷103便可伴隨著另一半導體區域105」的低摻雜濃度並在該另一半導體區域105」的頂部表面107與該基極113之間存有較大距離的情況下生成，就像是在具有埋藏第一半導體層101的頂部表面109的個案中，一個預期的崩潰電壓便得以被取得。具有第1圖所示之結構的HV電晶體之典型電壓值是大於4伏特(volt，V)。
應被注意到的，舉例來說，當另一半導體區域105」的頂部表面107與該半導體區域113的底面115間的距離和該埋藏第一半導體層101的頂部表面109與該半導體區域113的底面115之間的距離相同時，那麼崩潰電壓的設定便可被取得。在此情形下，另一半導體區域105」的較低摻雜強度或是濃度便會促使崩潰電壓明顯的增加。
以本發明為基礎，所想要的崩潰特性以及所導致的本發明半導體結構之HF表現將可透過下列舉例而取得，例如其系可應凹陷103的寬度變化、埋藏第一半導體層101以及另一半導體區域105」的摻雜濃度、以及該埋藏第一半導體層101的頂部表面109至半導體區域113的底面115之距離與該另一半導體區域105」之頂部表面107至半導體區域113的底面115之距離的比值所變化。
第2圖呈現出了本發明半導體結構的另一實施例。在第2圖之垂直線左側所示的電晶體係為一個HV電晶體I，而是設置於垂直線右側的電晶體則是HV電晶體II。HV電晶體I與HV電晶體II乃共組成本發明之半導體結構。
第2圖所示之半導體結構乃具有一個基板201，舉例來說，其可為一個輕微摻雜的半導體基板，例如一個p基板。埋藏第一半導體層203與204乃分別被設置於基板2101上。埋藏第一半導體層204乃包含一第一凹陷205，而埋藏第一半導體層203則具有一第二凹陷207。凹陷2105與凹陷207乃相互分離而設。一另一半導體區域209乃設置在埋藏第一半導體層204的該第一凹陷205之中。而另一半導體區域211則設置在第二凹陷207之中。因此，另一半導體區域209乃具有一頂部表面229而該另一半導體區域211則有一頂部表面231。一第二半導體層213乃形成在埋藏第一半導體層203與204之上，其同樣也形成在另一半導體區域209與另一半導體區域211之上。因此，該第二半導體層乃藉一深溝隔離214而被分離，其同時也分開了HF與HV電晶體的埋藏層。
舉例來說，另一半導體區域209、另一半導體區域211、埋藏第一半導體層203與204、以及第二半導體層213都是n摻雜，其中所使用的摻雜濃度乃可彼此不同。舉例來說，該第二半導體層是一個npn雙極性電晶體的集極，而埋藏第一半導體層203與204則分別是各雙極性電晶體的一個次集極(埋藏層)。在第2圖所示的實施例中，另一半到體區域209乃與另一半導體211一樣在與基板201無間隔的情況下延伸入了基板201。另外，埋藏第一半導體層203與204乃分別包含一第一終端215與一第二終端217，其中該兩終端系穿過第二半導體層213而通向頂端並分別與埋藏第一半導體層203與204接觸。n則以跨越過凹陷205的形式設置，其亦可以跨越過了在第二半導體層213的凹陷207的形式或是以在其內的形式而設。在左側與右側的個別n上乃可更包含另一隔離層(或是基體層)221與222(例如淺的溝隔離)，其中另一隔離層221與222乃可部分地朝第二半導體層213的底面做延伸。
第三半導體區域223(射極，系如n摻雜多晶矽)分別被設置於各個n上，其可透過一射極接點而接觸。舉例來說，該第三半導體區域可以是一個n摻雜多晶矽層。另外，為了把各n予以連接，在另一基體層221與222之上更設有一基極終端層225。另外，在各個基極終端層225上則設有一隔離層227。此隔離層227乃將各個基極與射極多晶矽相互隔離。因此，各個射極223乃分別被導向至頂端，以致於其會延伸過各個隔離層227並會延伸過各個基極終端層225而至各n。因此，兩個雙極性電晶體(HV電晶體I與HV電晶體II)乃分別被設置在第2圖所繪製的虛線左側與右側。
在各個射極窗中乃設有一墊片233，其在此實施例中係為L形，但其實可為任意形狀，系用作隔離之用。
另外，為了能清晰表現本案之特徵，應該位在結構上的鈍化層(passivation layer)並未在此實施例中繪出。
在後續內容中，相關說明都將參考第2圖所示之本發明半導體結構的操作模式與特性。
在第2圖中，兩個HV電晶體乃被整合至基板201上基極219，其中該HV電晶體I與該HV電晶體II系藉不同崩潰電壓而區分，又崩潰電壓之所以不同的原因乃在於在埋藏第一半導體層203(次集極)內的凹陷205與207之寬度並不相同。
藉由各自的凹陷205與207的不同窗口寬度，以及藉由各自的頂部表面229與231到各自的基極219之不同的距離，各自的HV電晶體I以及HV電晶體II可透過不同的擊穿電壓(breakdown voltage)而被區分。由此，較好的方式為埋藏第一半導體層(次集極)係為重度的n摻雜，並且第二半導體層213(集極)其摻雜程度則為比次集極203為少(舉例來說)。另一半導體區域209與另一半導體區域211，舉例來說，其具有相同摻雜濃度且為n摻雜，其中，另一半導體區域209與211的摻雜濃度可比埋藏第一半導體層203的其中一個為低並且比第二半導體層213的其中一個為高。因此，根據本案，具有不同擊穿電壓與不同HF效能的各自不同的電晶體可被集成在基板201上，其中，可藉由凹陷205與207各自的窗口寬度變化(舉例而言)而得到電晶體的性質。
如已經提及的，另一半導體區域209以及另一半導體區域211系延伸進入基板201中，在此種方式下，除了窗口寬度的變化外，各自的電晶體性質還可被設定，例如藉由各自的另一半導體區域209與211各自的深度變化。各自的另一半導體區域209與211可藉由基板201中的高能量離子埋藏而實行。
在第3圖中，系顯示HF電晶體的集成以及例如從第2圖中已經知道的HV電晶體(像是HV電晶體II)，其中，電晶體系分別在第3圖中所顯示的垂直線的左邊與右邊。
在以下的較佳實施例說明中，參考第2圖已經說明的組件，系以相同的參考數字而被提供，且不再重複說明這些組件，此外，在圖標中，相同的組件系以相同的參考數字來表示。
HF電晶體系包含一連接基極219與埋藏第一電晶體層300的SIC301，因而，第二半導體層213，例如其可以是一種磊晶層，而第二半導體層213的厚度為適合於設置在虛線左邊的HF電晶體，以致於HF電晶體舉例來說具有理想的HF性質。為了在HF電晶體上得到較高的擊穿電壓，另一半導體區域211(第二次集極)系被設置在凹陷207之中，如已於第2圖中所闡明的較佳實施例所討論之內容。因此，第二半導體層213的一部份系以橫過第一半導體層300的另一半導體區域211而設置，如此，第二半導體層213的一部份則被設置在中間。因而，第二凹陷會具有一預先決定的寬度以及到半導體結構219的預先決定的距離，根據本案，使得HV電晶體可與習用的HF電晶體一起被集成在一基板上。
比較好的方式為，第二半導體(集極磊晶)的厚度最理想是適合關於HF電晶體HF效能的需求。在HV電晶體的擊及區域，舉例而言，在生產過程期間並沒有次集極被埋藏，而是在長成第二半導體層(集極磊晶)之前或是之後，一個較深的第二次集極(另一半導體區域211)系透過在凹陷207中的高能量埋藏(舉例而言)而被在本地埋藏，其系適合HV電晶體的需求。因此，在集極磊晶之前，此埋藏需要另外的微影等級，並且可以砷來執行(舉例而言)。由於微影等級延伸的過程控制，HF電晶體與HV電晶體兩者，可根據本案，以一種簡單的方式而非常理想的適合各別的需求。
第4圖系顯示根據本案的半導體結構之另一個較佳實施例。
在與第3圖中所闡明的較佳實施例不同之處中，第4圖中所顯示的半導體結構具有設置在埋藏第一半導體層300下方的底層半導體區域401，且其系延伸至基板201之中，該底層半導體區域401另外也是設置HF電晶體的基極219下方，HF電晶體系設置在垂直繪製線左方。第三半導體區域401，舉例來說，其具有一摻雜濃度，系類似於另一半導體區域211的摻雜濃度，其中底層半導體區域401與另一半導體區域211兩者系以相同的摻雜類型被摻雜，而舉例來說其摻雜類型其可以是一種n摻雜。
第4圖中所顯示的較佳實施例系針對具有兩個次集極的HF與HV雙極電晶體之集成來說明其具有創造性的內容。第二半導體層213(集極磊晶層)的厚度係為適合於HF電晶體，如已於第3圖中所闡明的較佳實施例所討論之內容。與第3圖中所顯示構成半導體結構基礎的生產方法相比之下，在第4圖中所顯示的具有創造性的半導體結構生產中，並不需要分開的微影層，藉以進一步降低生產的成本。在用以產生半導體區域211的磊晶後的高能量埋藏，其可藉由BiCMOS技術中所需要的『雙極開口』微影的埋藏(例如磷光劑)來執行。因而，較深的次集極211也被埋藏置HF電晶體中，並且不需要分開的微影等級。當較深的次集極之埋藏深度明顯大時，因為進入接近磊晶層區域的表面之埋藏擴散是很少的，因此HF電晶體不會受此埋藏影響。因而，此等具有創造性的內容特別可應用在高頻電晶體(大約在1.5-2.5伏特之間)與HV電晶體(大約在3-6伏特之間)之不同的擊穿電壓，因為其主要系可在近代的雙極與BiCMOS技術見到。因為在沒有凹陷207的HF電晶體中，較深的次集極211常常是以比埋藏層203摻雜少的方式而被摻雜，較深的次集極之摻雜常常以相同的方式而被覆蓋在埋藏層203的區域中。因此，在HF電晶體中，僅有較深的次集極之底層區域401延伸至基板中。
該HV電晶體之該集極電阻系可能會輕微地增加，因為高能量植入之次集極(大約100ohm/sq)可以由於可能較少之摻雜而高於習知次集極的其中之一(大約30ohm/sq)，然而，由於該第二半導體層較低之厚度(磊晶厚度)，因此可以藉由減少與該集極接觸之該集極之電阻而獲得補償。在那之上，在該SIC 301以及該埋藏第一半導體層203(埋藏次集極)間之HF電晶體中之接合區域系小於具習知結構的例子，該HF電晶體系具有一連續埋藏層，並代表性地具有30ohm/sq。
在第5圖中，該HF電晶體以及該HV電晶體之摻質濃度系根據習知之集成概念而加以舉例說明。在橫坐標上，一半導體結構之更層之切面系加以取利說明，在第5圖A中，依序為E射極，B基極，平坦SIC，退化之較深SIC，以及埋藏層，在第5圖B中，依序為E射極，B基極，磊晶層以及埋藏層。在個別之縱坐標上，係為個別之摻雜濃度。在第5圖以及第5圖B中所舉例說明之植入曲線系說明一集成組合之習知變化，正如，舉例而言，第8圖所舉之例子。在HF電晶體中之退化SIC在此系用以橋接位於該基極射極空間價區域之末端間之上區域(epi area)，並係為最少阻抗可能植入之集極終端(least-impedance possible implanted collector terminal)。
第6圖系舉例說明根據本發明概念之具有HV電晶體之高能量埋藏層之HF電晶體(a)以及HV電晶體(b)之摻質濃度。在第6圖A之橫坐標上，系顯示本案半導體結構各層之垂直切面，依序為E射極，B基極，平坦SIC，以及埋藏層，正如，舉例而言，在第3圖(HF電晶體)中所示。在第6圖B之橫坐標所示者係為根據本發明之HV電晶體更層之垂直切面，依序為E射極，B基極，上層(epi layer)，高能量埋藏層，正如，舉例而言，第4圖所示(HV電晶體)。在個別之縱坐標上，舉例而言，系舉例說明個別摻雜之摻雜濃度。
產生一半導體結構系包括提供該埋藏第一半導體層，其系具有形成於其中之凹陷，在該埋藏第一半導體層上產生該第二半導體層；並在該第二半導體層上產生該半導體區域。在提供之步驟中，更可以進一步執行下列之步驟在該半導體基板上沉積一植入屏蔽，其中該植入屏蔽系讓該凹陷進行曝光；藉由使用該植入屏蔽而對該埋藏第一半導體層植入。在那之上，在該產生該第二半導體層之步驟之後，系可以沉積另一植入屏蔽，而該另一植入屏蔽系讓該凹陷進行曝光，並藉由該另一植入屏蔽而在該凹陷中沉積另一半導體區域。然而，使該凹陷進行曝光之另一植入屏蔽系可以加以沉積，並且，藉由使用該另一植入屏蔽，一另一半導體區域系可產生於該凹陷之中。
第7圖系顯示根據本發明之一HV電晶體的更進一步實施例，其系在此舉例說明HV概念。
與在第2圖所舉例說明之HV電晶體II相較，在第7圖中所舉例說明之HV電晶體系包括一基極終端701，其系接觸該基極終端多晶矽225，並且其系透過該隔離層227而被引導向該頂部；一射極終端703，其系接觸該射極層223，並系橫跨該另一半導體區域211(局部高能量次集極)以及沉積於該第二終端217之上之集極終端705而沉積。
該個別次集極可以藉由植入而加以產生，而該植入系以較該埋藏層之植入為高之能量而加以進行，藉此，該次集極之表面系比該埋藏層位於較深之處。
藉由上述之方法，個別HV電晶體之崩潰電壓系可以藉由在次集極(埋藏第一半導體層103)中之窗之寬度而加以設定，另外，可以設定植入能量的改變，藉此，在個別HV電晶體中之不同崩潰電壓可以加以設定，僅藉由不增加生產成本之設計尺寸。而這表示是有關此該方法產生之半導體結構之可能應用之彈性(不同電壓或ESD結構之良好理想化)的很大的優點。該個別HV電晶體之個別崩潰電壓系取決於該次集極窗之邊緣至集極之距離。
符號表101 埋藏第一半導體層103 凹陷105』 部分凹陷105」另一半導體區域107 另一半導體區域的頂部表面109 埋藏第一半導體層的頂部表面111 第二半導體層113 半導體區域115 半導體區域之底面201 基板203 埋藏第一半導體層204 埋藏第一半導體層205 第一凹陷207 第二凹陷209 另一半導體區域211 另一半導體區域213 第二半導體層214 深溝隔離215 第一終端217 第二終端219 基極221 一基體層222 另一基體層223 射極層225 基極終端層227 隔離層229 第二半導體區域的頂部表面231 另一第二半導體區域的頂部表面301 選擇地植入集極401 底層半導體區域701 基板
801 基板803 次集極805 第一SIC807 第二SIC809 集極磊晶811 基極813 基極終端層815 射極817 鈍化層819 氧化層820 終端821 另一終端823 深溝隔離824 次集極
權利要求
1.一種半導體結構，其包括一第一摻雜型態之一埋藏第一半導體層(101、103)；該第一摻雜型態之一第二半導體層(113、219)，其系位於埋藏半導體層(101、203、204)之上，並較該埋藏第一半導體層(101、203、204)之摻雜為少；一第二摻雜型態之一半導體區域(113、219)，其系位於該第二半導體層(111、213)之上，因此一pn接合面系形成於該半導體區域(113、219)以及該第二半導體層(111、213)之間；以及一凹陷(103)，其系位於包含該第一摻雜型態之半導體材料之該埋藏第一半導體層(102、203、204)中低於該半導體區域(113、219)之位置，並在基板中位於較該埋藏第一半導體層(101、203、204)為深之位置，因此，穿越該pn接合面之崩潰電壓系高於未提供該凹陷(103)之狀況。
2.如權利要求第1項所述之半導體結構，其中該第二半導體層(111、213)系延伸進入該凹陷(103)，並且該凹陷(103)系更進一步具有該第一摻雜型態之另一半導體區域(105」、209、211)，其系較該第二半導體層(111、213)被更重地進行摻雜。
3.如權利要求第2項所述之半導體結構，其中該另一半導體區域(105」、209、211)之摻雜程度系與該埋藏第一半導體層相等或較其為少。
4.如權利要求第1至第3項其中之一所述之半導體結構，其中該凹陷系完全穿透該埋藏第一半導體層(101、203、204、300)。
5.如權利要求第1至第4項其中之一所述之半導體結構，其中該半導體區域(113、219)係為一基極，該第一埋藏半導體層(101、203、204、300)係為一次集極(subcollector)，以及該第二半導體層(111、213)係為一雙極性電晶體之一集極。
6.如權利要求第5項所述之半導體結構，其中該埋藏第一半導體層(101、203、204、300)系更進一步代表至少另一雙極性電晶體之一次集極，其中對至少另一雙極性電晶體而言，該埋藏第一半導體層(101、203、204、300)系沒有或具有如此之凹陷，所以該雙極性電晶體具有不同之崩潰電壓。
7.如權利要求第6項所述之半導體結構，其中對該等雙極性電晶體而言，該埋藏第一半導體層(101、203、204、300)系具有不同寬度之凹陷。
8.一種產生根據權利要求第1至第7項其中之一所述之半導體結構之方法，更包括下列步驟提供在其中具有該凹陷之該埋藏第一半導體層(101、203、204、300)；在該凹陷內產生該另一半導體區域(105」、209、211)；將該第一摻雜型態之該半導體材料導入該凹陷之中，其中在該導入步驟之後，該半導體材料系在該基板中位於較該埋藏第一半導體層(101、203、204)為深的位置；在該埋藏第一半導體層(101、203、204)上產生該第二半導體層(111、203)，而該第二半導體層系較該埋藏第一半導體層(101、203、204)之摻雜為少；以及在該第二半導體層(113、213)上產生該半導體區域(113、219)。
9.如權利要求第8項所述之方法，其中該提供步驟更包括下列步驟在一半導體基板上沉積一植入屏蔽，其中該植入屏蔽系覆蓋該凹陷；以及藉由使用該植入屏蔽而對該埋藏第一半導體層(101、203、204、300)執行植入。
10.如權利要求第8或第9項所述之方法，更進一步包括下列步驟在該提供步驟之後，沉積使該凹陷進行曝光之另一植入屏蔽；以及藉由該另一植入屏蔽而在該凹陷中產生另一半導體區域(105」、209、211)。
11.如權利要求第8或第9項所述之方法，更進一步包括下列步驟在該產生該第二半導體層(111、213)之步驟之後，沉積使該凹陷進行曝光之另一植入屏蔽；以及藉由該另一植入屏蔽而在該凹陷中產生另一半導體區域(105」、209、211)。
全文摘要
半導體結構，包括第一摻雜型態之埋藏第一半導體層，第一摻雜型態之第二半導體層，其系位於埋藏半導體層上，並較埋藏第一半導體層之摻雜少，第二摻雜型態之一半導體區域，其系位於該第二半導體層上，pn接合面形成於半導體區域及第二半導體層之間，及一凹陷，其系位於包含第一摻雜型態之半導體材料之埋藏第一半導體層中低於半導體區域之位置，並可較埋藏第一半導體層之摻雜少，且其與在第二半導體層上之第二摻雜型態之半導體區域間之距離較大，因此穿越pn接合面之擊穿電壓高於未提供該凹陷之狀況。
文檔編號H01L21/70GK1531102SQ200410005258
公開日2004年9月22日 申請日期2004年2月17日 優先權日2003年2月17日
發明者A·蒂爾科, W·克萊恩, A 蒂爾科, 扯 申請人:因芬尼昂技術股份公司