半導體存儲裝置及其製造方法與流程

2023-05-28 12:09:26

本申請享有以美國臨時專利申請62/246,427號(申請日：2015年10月26日)及美國專利申請15/059,670號(申請日：2016年3月3日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置及其製造方法。

背景技術：

提出了一種積層型半導體存儲裝置，包含半導體柱及積層體，所述積層體包含在半導體柱的周圍交替地積層的導電膜及絕緣膜。

技術實現要素：

本發明的實施方式提供一種能夠提高可靠性之半導體存儲裝置及其製造方法。

實施方式的半導體存儲裝置包含襯底、第1絕緣膜、積層體及第1柱。所述襯底的上層部分的至少一部分為導電性。所述第1絕緣膜設置在所述襯底上的一部分。所述積層體是將導電膜及絕緣膜在第1方向上交替地積層。所述導電膜與所述絕緣膜設置在所述襯底上及所述第1絕緣膜上。所述第1柱在所述第1方向上貫通所述積層體。所述第1柱包含第1下端部及第1延伸部。所述第1下端部配置在所述第1絕緣膜內。所述第1延伸部配置在所述積層體內。

附圖說明

圖1是例示第1實施方式的半導體存儲裝置的示意性立體圖。

圖2是圖1所示的D1-D2線上的示意性剖視圖。

圖3是圖1所示的E1-E2線上的示意性剖視圖。

圖4是圖1所示的F1-F2線上的示意性剖視圖。

圖5A及圖5B是例示第1實施方式的半導體存儲裝置的一部分的示意性剖視圖。

圖6A～圖15是例示第1實施方式的半導體存儲裝置的製造方法的示意性剖視圖。

圖16A及圖16B是例示第2實施方式的半導體存儲裝置的示意性剖視圖。

圖17是例示接觸件與第1柱PI接觸的情況下的半導體存儲裝置的示意性剖視圖。

具體實施方式

以下，一邊參照附圖，一邊對本發明的實施方式進行說明。

(第1實施方式)

圖1是例示第1實施方式的半導體存儲裝置的示意性立體圖。

如圖1所示，在第1實施方式的半導體存儲裝置110中設置多個第2柱SP。

將多個第2柱SP的延伸方向設為「第1方向Dr1」。將與第1方向Dr1交叉的方向設為「第2方向Dr2」。將與第1方向Dr1及第2方向Dr2交叉的方向設為「第3方向Dr3」。將「第1方向Dr1」例如設為「Z方向」。將與Z方向正交的方向設為「X方向」。將與Z方向及X方向正交的方向設為「Y方向」。

在本申請的說明書中，第2要素設置在第1要素之上的狀態包含第2要素與第1要素物理性地相接的狀態、及在第2要素與第1要素之間設置第3要素的狀態。

在半導體存儲裝置110的例子中，設置著襯底10。襯底10包含p型部分10p、設置在p型部分10p上的n型阱10n及設置在n型阱10n上的p型阱11E。襯底10的上層部分的至少一部分具有導電性。此外，也可設置導電膜來代替p型阱11E。

在襯底10上設置著積層體20。在積層體20與襯底10之間設置著絕緣膜52。積層體20是將導電膜21E及絕緣膜22在Z方向上交替地積層。積層體20具有第2區域R2及配置在第2區域R2的Y方向側的第1區域R1。積層體20中配置在第1區域R1的部分的形狀為階梯狀。下層的導電膜21E的第1區域R1中沿Y方向的長度比上層的導電膜21E的第1區域R1中沿Y方向的長度大。在第1區域R1，設置著在Z方向上貫通第1區域R1的第1柱PI。在第2區域R2，設置著在Z方向上貫通第2區域R2的第2柱SP。在第1區域R1並未設置第2柱SP。在第2區域R2並未設置第1柱PI。

在該例中，將積層體20的最下層的導電膜21E稱為源極側選擇柵極電極SGS。將積層體20的最上層的導電膜21E稱為漏極側選擇柵極電極SGD。將漏極側選擇柵極電極SGD與源極側選擇柵極電極SGS之間的導電膜21E稱為字線WL。包含最下層的導電膜21E在內設置著多層源極側選擇柵極電極SGS。包含最上層的導電膜21E在內設置著多層漏極側選擇柵極電極SGD。

在第2柱SP上設置著位線BL。位線BL沿X方向延伸。在第2柱SP與位線BL之間，設置著沿Z方向延伸的接觸件65。位線BL與第2柱SP經由接觸件65而電連接。

在襯底10上設置著源極電極31E。源極電極31E沿Y方向及Z方向擴展。在源極電極31E上設置著配線61L。配線61L沿X方向延伸。在源極電極31E與配線61L之間，設置著沿Z方向延伸的接觸件(未圖示)。配線61L與源極電極31E經由接觸件而電連接。

在源極側選擇柵極電極SGS的Y方向的端部EY上設置著接觸件62。接觸件62沿Z方向延伸。在接觸件62上設置著配線62L。配線62L沿Y方向延伸。配線62L與源極側選擇柵極電極SGS經由接觸件62而電連接。

在漏極側選擇柵極電極SGD的Y方向的端部EY上設置著接觸件63。接觸件63沿Z方向延伸。在接觸件63上設置著配線63L。配線63L沿Y方向延伸。配線63L與漏極側選擇柵極電極SGD經由接觸件63而電連接。

在字線WL的Y方向的端部EY上設置著接觸件64。接觸件64沿Z方向延伸。在接觸件64上設置著配線64L。配線64L沿Y方向延伸。配線64L與字線WL經由接觸件64而電連接。

圖2是圖1所示的D1-D2線上的示意性剖視圖。

圖3是圖1所示的E1-E2線上的示意性剖視圖。

圖4是圖1所示的F1-F2線上的示意性剖視圖。圖4是包含第2柱SP在內的示意性XZ剖視圖。其中，圖4表示積層體20以下的部分。

如圖2～圖4所示，在襯底10的一部分設置著STI(Shallow Trench Isolation，淺溝槽隔離膜)(絕緣膜12)。絕緣膜12與襯底10接觸。第1柱PI的第1下端部Ep1配置在絕緣膜12內。第1柱PI的除第1下端部Ep1以外的部分即第1延伸部T1配置在積層體20內。第1柱PI的第1下端部Ep1未到達絕緣膜12的底部。因此，第1下端部Ep1並不與襯底10電連接。

第2柱SP的第2下端部Ep2配置在襯底10內。第2柱SP的除第2下端部Ep2以外的部分即第2延伸部T2配置在積層體20內。第2下端部Ep2與襯底10接觸，且與襯底10電連接。第2絕緣膜12並未設置在第2柱SP的第2下端部Ep2的周圍。

在積層體20與第2柱SP之間，設置著第1存儲膜40。在積層體20與第1柱PI之間，設置著第2存儲膜40p。

第1下端部Ep1的沿Z方向的第1長度L1比第2下端部Ep2的沿Z方向的第2長度L2長。例如，第1長度L1為第2長度L2的10倍以上。另外，絕緣膜12的沿Z方向的第3長度L3比第2長度L2長。

第1柱PI包含芯部71p、導電膜72p及導電膜73p。芯部71p包含沿Z方向延伸的芯部71ap及芯部71bp。在第1柱PI的中心，設置著沿Z方向延伸的芯部71p。在芯部71p的周圍設置著導電膜72p。在導電膜72p的周圍設置著導電膜73p。

第2柱SP包含芯部71、導電膜72及導電膜73。芯部71包含沿Z方向延伸的芯部71a及芯部71b。在芯部71的周圍設置著導電膜72。在導電膜72的周圍設置著導電膜73。

在積層體20上設置著絕緣膜57。在絕緣膜57與積層體20之間設置著絕緣膜56。在絕緣膜56與積層體20之間設置著絕緣膜55。在絕緣膜55與積層體20之間設置著絕緣膜54。在絕緣膜54與積層體20之間設置著絕緣膜53。

在第1柱PI之上設置著絕緣膜54。在第1柱PI的周圍，設置著絕緣膜(絕緣膜12、第2內側絕緣膜41p、第2外側絕緣膜43p、絕緣膜54)。因此，第1柱PI與襯底10及導電膜21E電分離。

如圖3及圖4所示，如上所述，在襯底10上設置著沿著YZ平面的源極電極31E。源極電極31E的第3下端部Ep3配置在襯底10內。源極電極31E的除第3下端部Ep3以外的部分即第3延伸部T3配置在積層體20內。第3下端部Ep3與襯底10電連接。

源極電極31E包含導電膜32、障壁金屬膜33及絕緣膜34。導電膜32包含導電膜32a及導電膜32b。在源極電極31E的中央設置著導電膜32。在導電膜32與積層體20之間設置著障壁金屬膜33。在障壁金屬膜33與積層體20之間設置著絕緣膜34。

圖5A及圖5B是例示第1實施方式的半導體存儲裝置的一部分的示意性剖視圖。

圖5A是例示圖2所示的部分B的示意性剖視圖。

圖5B是例示圖2所示的部分C的示意性剖視圖。

如圖5A所示，在圖2的部分B，在第2柱SP與積層體20之間設置著第1外側絕緣膜43。第1外側絕緣膜43例如為阻擋絕緣膜。在第1外側絕緣膜43與第2柱SP之間設置著第1中間膜42。第1中間膜42例如為電荷蓄積膜。在第1中間膜42與第2柱SP之間設置著第1內側絕緣膜41。第1內側絕緣膜41例如為隧道絕緣膜。第1內側絕緣膜41、第1中間膜42及第1外側絕緣膜43包含在第1存儲膜40。

阻擋絕緣膜是即便在半導體存儲裝置的驅動電壓的範圍內施加電壓，實質上也不會流動電流的膜。電荷蓄積膜是具有蓄積電荷的能力的膜。隧道絕緣膜是通常為絕緣性，但如果施加處於半導體存儲裝置的驅動電壓的範圍內的特定電壓，那麼會流動隧道電流的膜。

如圖5B所示，在圖2的部分C，在第1柱PI與積層體20之間設置著第2外側絕緣膜43p。在第2外側絕緣膜43p與柱PI之間設置著第2中間膜42p。在第2中間膜42p與第1柱PI之間設置著第2內側絕緣膜41p。第2內側絕緣膜41p、第2中間膜42p及第2外側絕緣膜43p包含在第2存儲膜40p。

以下，表示各部的材料的1例。

襯底10例如含有矽(Si)。導電膜21E、配線61L～配線64L、接觸件61～接觸件65、位線BL及源極電極31E中的任一個例如含有鎢(W)。絕緣膜12、絕緣膜22及絕緣膜51～絕緣膜57中的任一個例如含有矽氧化物(SiO2)。

芯部71a及芯部71ap例如含有添加了磷(P)的矽(Si)。芯部71b及芯部71bp例如含有矽氧化物。導電膜72、導電膜73、導電膜72p及導電膜73p例如含有矽。

第1內側絕緣膜41、第1外側絕緣膜43、第2內側絕緣膜41p及第2外側絕緣膜43p例如含有矽氧化物、矽氮化物(SiN)、氧化金屬物等。

也就是說，第2柱SP內的構造與第1柱PI內的構造及材料可相同。即，第2柱SP內的芯部71、導電膜72、導電膜73及第1存儲膜40的構造與第1柱PI內的芯部71p、導電膜72p、導電膜73p及第2存儲膜40p的構造可相同。

此外，構成第1柱PI的材料與構成第2柱SP的材料也可不同。

導電膜32a例如含有鎢。導電膜32b例如含有多晶矽(p-Si)。障壁金屬膜33例如含有鈦(Ti)、氮化鈦(TiN)、或它們的積層膜。絕緣膜34例如含有矽氧化物。

對第1實施方式的半導體存儲裝置的製造方法的例子進行說明。

圖6A～圖15是例示第1實施方式的半導體存儲裝置的製造方法的示意性剖視圖。

圖6A～圖12是圖1所示的D1-D2線上的示意性剖視圖。

如圖6A所示，在p型部分10p形成n型阱10n。在n型阱10n上形成p型阱11E。阱例如通過離子注入法而形成。

對p型阱11E進行蝕刻。在p型阱11E的一部分形成溝槽91。在溝槽91內，例如沉積矽氧化物而形成絕緣膜12。

如圖6B所示，在p型阱11E上及絕緣膜12上，例如沉積矽氧化物而形成絕緣膜52。在絕緣膜52上，例如通過CVD(Chemical Vapor Deposition，化學氣相沉積)法積層絕緣膜22及填充膜21a而形成積層體20a。絕緣膜22例如含有矽氧化物。填充膜21a例如含有矽氮化物。

如圖7所示，積層體20a的第1區域R1被蝕刻加工成階梯狀。在積層體20a上，例如沉積矽氧化物而形成絕緣膜53。積層體20a及絕緣膜53通過CMP(ChemicalMechanical Polishing，化學機械研磨)而平坦化。通過使用光刻法及各向異性蝕刻而形成第1孔81及第2孔82。第1孔81在Z方向上貫通積層體20a且到達p型阱11E。第2孔82在Z方向上貫通絕緣膜53及積層體20a且到達絕緣膜12。

該各向異性蝕刻是在矽氧化物(SiO2)的蝕刻速度高於矽(Si)的蝕刻速度的條件，例如成為矽的蝕刻速度的約10倍的條件下進行。襯底10(p型阱11E)例如含有矽。絕緣膜12例如含有矽氧化物。因此，絕緣膜12的挖入量(被去除的量)變得比p型阱11E的挖入量(被去除的量)多。因此，在p型阱11E內，第2孔82的沿Z方向的長度L11變得比第1孔81的沿Z方向的長度L12長。

如圖8所示，在積層體20a、孔81內及孔82內，依序形成外側基底絕緣膜43ba、中間基底膜42ba及內側基底絕緣膜41ba，而形成存儲器基底膜40ba。在存儲器基底膜40ba形成半導體基底膜73ba。

如圖9所示，例如進行各向異性蝕刻，形成貫通孔81內的半導體基底膜73ba的底部及存儲器基底膜40ba的底部而到達p型阱11E的孔83。形成貫通孔82內的半導體基底膜73ba的底部及存儲器基底膜40ba的底部而到達絕緣膜12的孔84。

如圖10所示，在孔83及孔84內形成半導體基底膜72ba。在半導體基底膜72ba上沉積絕緣材料，埋入孔83及孔84而形成芯部基底71ba1。

如圖11所示，對芯部基底71ba1進行回蝕而去除一部分。由此，形成孔85及孔86。將殘留在孔83內的芯部基底71ba1稱為芯部71b。將殘留在孔84內的芯部基底71ba1稱為芯部71bp。埋入孔85內及孔86內而形成芯部基底71ba2。

如圖12所示，例如通過RIE(Reactive Ion Etching，反應性離子蝕刻)而進行蝕刻。由此，形成第1柱PI及第2柱SP。在p型阱11E內，第1柱PI形成得比第2柱SP深。即，配置在p型阱11E內的第1柱PI的第1下端部Ep1的沿Z方向的長度L1比第2柱SP的第2下端部Ep2的沿Z方向的長度L2長。第1柱PI成為後續步驟中進行的去除填充膜21a時的柱，抑制構造崩塌。

圖13～圖15是圖1所示的E1-E2線上的示意性剖視圖。

如圖13所示，對積層體20a及絕緣膜53進行蝕刻。由此，形成在Z方向上貫通絕緣膜53及積層體20且沿Y方向延伸的狹縫ST。

如圖14所示，經由狹縫ST去除填充膜21a。例如通過使用磷酸溶液(H3PO4)的溼式蝕刻去除填充膜21a。通過去除填充膜21a，於在Z方向上分離的絕緣膜22之間產生空間。在這種情況下，柱PI成為絕緣膜22的支柱。即，第1柱PI成為連接多個絕緣膜22與襯底10的柱，抑制構造崩塌。在p型阱11E內，第1柱PI例如形成得比第2柱SP深。第1柱PI的柱的強度高，例如相對於與Z方向交叉的方向的力，構造不易變形。

如圖15所示，在去除填充膜21a後的空間，經由狹縫ST例如沉積鎢而形成導電膜21E。在狹縫ST的沿YZ面的內表面形成絕緣膜34。在絕緣膜34上形成障壁金屬膜33。在狹縫ST內形成導電膜32b。對導電膜32b進行回蝕。在狹縫ST內且導電膜32b上，形成導電膜32a。

在第1實施方式的半導體存儲裝置的製造方法中，如圖14所示，在去除填充膜21a之後，於在Z方向上分離的絕緣膜22之間產生空間。在這種情況下，第1柱PI成為絕緣膜22的支柱。另外，如圖2所示，在p型阱11E內，第1柱PI進入得比第2柱SP深。由此，第1柱PI的柱的強度高，例如在從與Z方向交叉的方向施加力的情況下，能夠維持絕緣膜22的形狀。

由此，可提供一種能夠提高可靠性的半導體存儲裝置及其製造方法。

在第1實施方式的半導體存儲裝置的製造方法中，第1柱PI的形成是伴隨第2柱SP的形成而進行(參照圖7～圖12)。因此，無需追加製作第1柱PI的步驟。由此，能夠削減半導體存儲裝置110的製造步驟。

(第2實施方式)

圖16A及圖16B是例示第2實施方式的半導體存儲裝置的示意性剖視圖。

圖16A相當於圖1所示的E1-E2線上的示意性剖視圖。

圖16B相當於圖1所示的F1-F2線上的示意性剖視圖。

圖17是例示接觸件與第1柱PI接觸的情況下的半導體存儲裝置的示意性剖視圖。

如圖16A所示，在第2實施方式的半導體存儲裝置120中，第1柱PI到達襯底10。即，第1柱PI到達STI的底部。第1柱PI具有與襯底10接觸的第1柱第1面PIf1。第2柱SP具有與襯底10接觸的第2柱第1面SPf1。

在第2實施方式的半導體存儲裝置120中，第1柱第1面PIf1到源極側選擇柵極電極SGS之間的第4長度L4比第2柱第1面SPf1到源極側選擇柵極電極SGS之間的第5長度L5長。

圖17是表示第2實施方式的比較例的圖。如圖17所示，接觸件64與第1柱PI有可能接觸。例如，有可能因曝光的對準精度低、或者應力引起的應變或接觸件的形狀為弧狀彎曲形狀等，而導致接觸件64與第1柱PI接觸。

在這種情況下，從接觸部分經由第1柱PI朝襯底10流動漏電流。因為漏電流，無法向字線(導電膜21E)施加電壓，有可能無法進行單元的動作(寫入或讀入)。

因此，在第2實施方式的半導體存儲裝置120中，在第1柱PI的下部具備外延矽柱(第4下端部Ep4)。外延矽柱配置在比源極側選擇柵極電極SGS更靠下方。在此，外延矽柱使用雜質少的所謂的非摻雜矽。也就是說，第1柱PI經由電性高電阻的外延矽柱電連接在襯底10。

即，第1柱PI與襯底10之間的電阻變高，在接觸件64與第1柱PI接觸的情況下(參照圖17)，能夠抑制從接觸件64經由第1柱PI朝向襯底10的漏電流。結果可提供一種能夠提高可靠性的半導體存儲裝置。

根據實施方式，可提供一種能夠提高可靠性的半導體存儲裝置及其製造方法。

雖然對本發明的若干實施方式進行了說明，但這些實施方式是作為例子而提出的，並非意在限定發明的範圍。這些新穎的實施方式能夠以其他各種方式加以實施，可在不脫離發明的主旨的範圍內進行各種省略、替換、變更。這些實施方式或其變化包含在發明的範圍或主旨內，並且包含在權利要求書所記載的發明及其均等的範圍內。