使用交替澱積和蝕刻以及脈衝等離子體對高縱橫比soi結構進行沒有切口的蝕刻的製作方法

2023-05-28 01:16:46

專利名稱：使用交替澱積和蝕刻以及脈衝等離子體對高縱橫比soi結構進行沒有切口的蝕刻的製作方法
技術領域：
本發明一般涉及基於矽的微型機電系統的製造。更具體地說，本發明涉及使用具有脈衝電感耦合等離子體(ICP)源的交替澱積和蝕刻步驟來製造高縱橫比(aspect ratio)的矽結構。
背景技術：
矽中的高縱橫比元件的生產在微型機電系統(MEMS)器件的製造中使用很多。這種元件經常完全延伸至整個矽晶片且可能需要對矽襯底蝕刻超過500μm。即使「淺」元件也需要深達30μm的蝕刻深度，元件寬度小至1μm，需要結構的精確度具有超過30∶1的縱橫比(深/寬)。為了確保製造在經濟上可行，這些工藝必須以高蝕刻速率進行，以保持合理的產量。
傳統的單一步驟等離子體蝕刻工藝不能同時滿足這些要求，因此已開發出了交替澱積/蝕刻工藝。例如，在美國專利4,985,114和5,501,893中公開的工藝結合射頻(RF)偏置襯底電極使用高密度等離子體源，典型地為電感耦合等離子體(ICP)。六氟化硫(SF6)用作蝕刻氣體和諸如CCl4(4,985,114)或C4F8(5,501,893)的氣體用作澱積氣體。所述工藝以若干秒的間隔在兩種氣體之間交替進行，且導致矽蝕刻速率大於5μm/min和高縱橫比，且深蝕刻入矽襯底。應當注意，能夠使用諸如電子迴旋共振(ECR)或螺旋波(Helicon)的其它高密度等離子體源。
一些MEMS設備需要矽襯底被蝕刻深至諸如二氧化矽(SiO2)層的埋置絕緣層，其作為蝕刻限位層。這種結構已知為絕緣體上矽(SOI)結構，其需要用於最終器件的功能。當這種結構使用諸如在『114或『893專利中公開的方法進行蝕刻時，出現「切口(notching)」，這是對文獻記載現象的共同參考。切口很明顯，作為矽的嚴重底切(undercutting)，位於矽/絕緣體界面。一般的理解是切口是在蝕刻過程中的充電效應引起的。這種效應在體蝕刻(bulk etch)中沒有出現，因為矽襯底的導電足以確保襯底內的電流流動防止任何電荷分離。當蝕刻到達界面時，絕緣體暴露出且導電電流路徑被打斷，這允許發生電荷分離。由於等離子體中的離子和電子的不同的角向分布(angulardistribution)，離子(+ve電荷)趨向於積聚在元件的底部，而電子(-ve電荷)積聚在頂部。所得的電場的強度足以迫使將達到離子的軌跡轉向發生邊側蝕刻(切口)的元件側壁。請參見KPGiapis，Fundamentals ofPlasma Process-Induced Charging and Damage in Handbook of AdvancedPlasma Processing Techniques，RJ Shul and SJPearton，Eds，Springer2000。
切口效應在高密度等離子體中更加普遍，因為離子密度以及由於離子的充電效應更大。這種效應能夠通過使用諸如傳統的反應離子蝕刻(RIE)中的低密度等離子體來降低，其在絕緣體已暴露出之後採用。參見Donohue等人的美國專利6,071,822。這種方法的主要缺點是可獲得的蝕刻速率較低，其在必須蝕刻具有各種深度的元件是個嚴重的缺陷。這是蝕刻具有各種元件尺寸的器件的必然結果，其由於取決於縱橫比的蝕刻(ARDE)而蝕刻至不同的深度，已描述了結合交替澱積/蝕刻工藝使用低頻襯底偏壓，作為解決切口現象的解決方案，參見Hopkins等人的美國專利6,187,685。這些發明人還描述了結合高密度蝕刻工藝使用脈衝RF偏壓，作為減少切口的替換手段。Hopkins描述了高密度源(ICP)的脈衝發生，但是總結說這對於消除切口是無效的，因此教導了不要以這種方法作為可能的解決方案。
Savas的美國專利5,983,828、6,253,704和6,395,641教導了使用脈衝ICP來減輕表面充電和隨後的切口。更具體地說，在5,983,828專利中，Savas教導了用於消除切口的脈衝ICP，但是將ICP工作功率限制為大於5kW。在6,253,704和6,395,641專利中，Savas教導了脈衝ICP結合脈衝RF偏置功率。但是，Savas所公開的脈衝ICP都沒有描述對於包括交替澱積和蝕刻步驟的多步驟工藝使用脈衝ICP來消除切口或存在這種啟示。

發明內容
本發明的優選實施例涉及一種用於各向異性蝕刻襯底中的基本沒有切口的元件。根據這種方法，襯底在等離子體室中進行交替周期性處理。交替周期性處理包括蝕刻步驟和澱積步驟。在交替周期性處理的蝕刻步驟期間，脈衝發生(pulsed)電感耦合等離子體源。更具體地說，在襯底被蝕刻且絕緣層暴露出來的時候，脈衝發生電感耦合等離子體源，且在襯底被蝕刻且絕緣層未暴露出來的時候，沒有脈衝發生電感耦合等離子體源。向襯底提供偏壓。也可以脈衝發生該偏壓。這個脈衝發生與電感耦合等離子體源的脈衝發生可以同相也可以異相。偏壓可以在RF頻率上或可以為d.c。
本發明的另一實施例涉及一種在周期性澱積/蝕刻處理中對設置在絕緣層上的矽襯底中的元件進行蝕刻的方法。該方法包括用來自電感耦合等離子體源的電感耦合等離子體蝕刻襯底，同時脈衝發生電感耦合等離子體源。脈衝電感耦合等離子體源的導通態(on state)的脈寬選擇為使得電荷積累(charge build up)未達到穩態。典型地，這個條件在電感耦合等離子體源的導通態的脈寬小於幾毫秒的時候滿足。
本發明的上述實施例通過減少或消除襯底和絕緣體連接處的切口而改善了現有技術。這在構造高縱橫比SOI結構的時候特別有利，其中可能發生的切口可能致使結構與襯底鬆散。此外，脈衝的持續時間選擇為使得蝕刻襯底所需的生產時間沒有明顯增大。因此，本發明提供了對現有技術的明顯改善。


圖1示出了在現有技術的蝕刻和澱積方法中的襯底和可能發生的切口；圖2示出了根據本發明的一個實施例的使用脈衝電感耦合等離子體源來蝕刻圖1的元件；圖3示出了根據本發明的優選實施例的蝕刻的襯底；以及圖4是根據本發明的優選實施例的蝕刻襯底的方法的流程圖。
具體實施例方式
本發明的優選實施例涉及一種用於減少或消除在蝕刻SOI結構時觀察到的切口的方法和裝置。這優選地伴隨使用交替澱積/蝕刻工藝並結合在導通態和斷開態(off state)之間進行脈衝發生的ICP源。
參考圖1，示出了沒有脈衝發生ICP源的在襯底4中蝕刻出的元件2，襯底4已澱積在絕緣層8上。元件2是使用『893專利的工藝進行約2分鐘的過蝕刻(足以蝕刻其它較小的結構)的蝕刻SOI結構的結果。在這種工藝中，切口6形成在襯底4和絕緣層8的連接處。在矽-絕緣體界面上的切口6是明顯的，且延伸到矽中～3μm。可以看出切口6底切(undercut)了從襯底4蝕刻出的元件2。由於待構造的元件的尺寸減小，切口6所致使的底切可能嚴重損壞了正在構造的元件。更具體地說，具有～4μm的寬度的元件被嚴重底切，使得很多元件的長度不足以粘附到襯底上。因此，在極端的情況中，襯底4的切口6可能導致從襯底4構造的器件的損壞。應當理解，使用高密度源(例如入『114專利所描述)的其它澱積/蝕刻工藝具有類似的效果。
為了最小化或防止如圖1所示的切口，本發明的優選實施例脈衝發生電感耦合等離子體源。優選在澱積/蝕刻工藝的蝕刻周期內脈衝發生ICP源，因為這是主要產生切口的時候。但是，也可以在整個澱積和蝕刻周期內脈衝發生ICP。ICP導通態的脈寬應當足夠短，以使電荷積累未達到穩態，或者在穩態下只保持很短的時間，且大約為幾微秒到幾毫秒。ICP斷開態應當足夠長，使得能夠發生電荷釋放，但是不會長到由於低佔空比而導致蝕刻速率下降。斷開時間也大約為幾微秒到幾毫秒。脈衝佔空比應當在5-50％的範圍內。
當如圖1所示的結構被使用相同的工藝條件進行蝕刻時，除了在蝕刻周期期間脈衝發生ICP之外(200μs導通，200μs斷開，50％佔空比)，矽-絕緣體界面上的底切被大幅度降低了。這在圖2的剖面圖中示出。使用脈衝ICP源在圖2的襯底4中蝕刻出的元件10在襯底4和絕緣層8之間的連接區域中具有大幅減少的切口。切口的減少也大幅降低了窄或深元件被底切到正在構造的器件將損壞的程度的風險。用來產生圖2的元件10的方法可以實現為單個步驟或多個步驟工藝。在單個步驟的實現中，在整個工藝中使用脈衝ICP。在多步驟的實現中，第一步驟可以是任何合適的工藝，導致所需的蝕刻概況和蝕刻速率，但是在暴露出底層絕緣體之前終止。只需在絕緣體膜暴露出來的時段內脈衝發生ICP，因為這是預期可從電荷減少和切口減少獲得最大益處的時間。所述的蝕刻使用脈衝ICP「完美(finish)」蝕刻來完成，以避免在矽/絕緣體界面上出現切口。
根據特別優選的實施例，可以在蝕刻周期期間使襯底偏壓持續保持「導通(on)」狀態，或者可脈衝發生該襯底偏壓。偏壓的脈衝發生可以與ICP脈衝同相(即在ICP為導通態時偏壓為導通)或者可以與ICP同相(即在ICP為斷開態時偏壓為導通)。在後種模式中，使用在ICP功率被斷開之後暫時存在的離子-離子等離子體。襯底偏壓脈衝發生可以在13.56MHz的優選頻率上或者可以在較高的頻率(例如27、40、60或100MHz)上或較低的頻率(例如50-500kHz)上或者可以是d.c。
圖3描述了結合窄或深元件20的結構脈衝發生ICP所獲得的結果。窄元件20具有～3μm的寬度，被相對大蝕刻區域24包圍。窄元件20被蝕刻後在襯底和絕緣體22連接處的先前具有切口的區域26中具有很小或沒有底切。
現在參考圖4，示出了根據本發明的一個實施例的在襯底上構造元件的周期性方法。該方法以塊30開始，在襯底上執行澱積工藝。然後，該方法進行到塊34，其中在襯底上執行蝕刻工藝。當正執行蝕刻步驟34時，在蝕刻期間脈衝發生所使用的ICP源36。如上所述，脈衝發生ICP源最小化或消除了出現在矽-絕緣體連接處的切口。此外，在蝕刻步驟34中，在塊32中脈衝發生襯底偏壓，以進一步減少任何切口。在已執行了蝕刻之後，該方法進行到塊38，其中偏壓和電感耦合等離子體源的脈衝發生被停止。然後，該方法返回到塊30，其中執行另一澱積工藝。然後，該工藝重複到蝕刻和澱積結束。
應當理解，在此所示和描述的本發明的具體實施例只是示例性的。在不脫離本發明的範圍和精神的情況下，本領域技術人員可以進行各種變化、改變、替換和等效。因此，在此所描述和附圖所示的所有主題只是示出的而不是限制性的，且本發明的範圍只受所附權利要求的限制。
權利要求
1.一種用於各向異性蝕刻襯底中的元件的方法，包括以下步驟將襯底在等離子體室中進行交替周期性處理，所述交替周期性處理包括蝕刻步驟和澱積步驟；以及在交替周期性處理的蝕刻步驟期間，脈衝發生電感耦合等離子體源。
2.如權利要求1所述的方法，還包括向襯底提供偏壓的步驟。
3.如權利要求2所述的方法，還包括脈衝發生所述偏壓的步驟。
4.一種用於蝕刻設置在絕緣層上的矽襯底中的元件的方法，作為周期性澱積/蝕刻處理的一部分，所述方法包括用來自電感耦合等離子體源的電感耦合等離子體蝕刻襯底，同時脈衝發生所述電感耦合等離子體源。
5.如權利要求4所述的方法，還包括向襯底提供偏壓的步驟。
6.如權利要求5所述的方法，還包括脈衝發生所述的提供給襯底的偏壓的步驟。
7.如權利要求6所述的方法，其中所述偏壓的脈衝發生與電感耦合等離子體源的脈衝發生同相。
8.如權利要求6所述的方法，其中所述偏壓的脈衝發生與電感耦合等離子體源的脈衝發生異相。
9.如權利要求6所述的方法，其中所述偏壓在RF頻率上。
10.如權利要求6所述的方法，其中所述偏壓是d.c。
11.如權利要求4所述的方法，蝕刻襯底的步驟還包括只在絕緣層暴露出來的時候脈衝發生所述電感耦合等離子體源。
12.如權利要求4所述的方法，脈衝電感耦合等離子體源的導通態的脈寬選擇為使得電荷積累未達到穩態。
13.如權利要求4所述的方法，脈衝電感耦合等離子體源的導通態的脈寬小於幾毫秒。
14.一種在襯底上構造結構中的方法，所述方法包括交替地執行澱積步驟和蝕刻步驟，其中在蝕刻步驟期間，脈衝發生所述電感耦合等離子體源，以防止切口。
15.如權利要求14所述的方法，還包括向襯底提供偏壓的步驟。
16.如權利要求14所述的方法，還包括脈衝發生所述偏壓。
17.如權利要求16所述的方法，其中所述偏壓的脈衝發生與電感耦合等離子體源的脈衝發生同相。
18.如權利要求16所述的方法，其中偏壓的脈衝發生與電感耦合等離子體源的脈衝發生異相。
19.如權利要求15所述的方法，脈衝發生電感耦合等離子體源的步驟還包括在蝕刻步驟暴露出絕緣層的時候，脈衝發生所述電感耦合等離子體源。
20.如權利要求15所述的方法，脈衝電感耦合等離子體源的導通態的脈寬選擇為使得在襯底上的電荷積累未達到穩態。
全文摘要
本發明提供了一種用電感耦合等離子體源在襯底的周期性蝕刻和澱積期間防止切口的方法。根據本方法，脈衝發生電感耦合等離子體源，以防止襯底上的電荷積累。電感耦合等離子體源的斷開態選擇為足夠長，使得能夠發生電荷釋放，但是不會長到由於低佔空比而導致蝕刻速率下降。脈衝發生可以控制為使得只在襯底被蝕刻成暴露出絕緣層的時候進行。也可以向絕緣層提供偏壓且偏壓的脈衝發生可以與電感耦合等離子體源的脈衝發生同相或異相。
文檔編號H01L21/3065GK1672240SQ03817721
公開日2005年9月21日 申請日期2003年7月10日 優先權日2002年7月24日
發明者大衛·詹森, 羅素·威斯特曼, 賴守亮 申請人:優利訊美國有限公司