半導體器件和半導體器件的製造方法

2023-07-01 03:47:16 2

專利名稱：半導體器件和半導體器件的製造方法
技術領域：
本發明涉及其中給溝道區域施加應力的半導體器件，以及製造該半導體 器件的方法。
背景技術：
近來，已經提出了很多改善驅動能力而不依賴於比例規則(scaling law) 的技術報告。已知技術通過給其中形成溝道區域的矽區域(例如矽基板)施 加應力來提高驅動能力，並且由此提高電子和空穴的遷移率。關於這些技術， 一種方法已經投入實際應用，其中漏-源部分通過矽蝕刻下挖，並且通過外 延生長法生長晶格常數與矽(Si)的晶格常數不同的矽化合物，由此給溝道 施加應力(例如，見日本專利申請公開No. 2000-315789)。
另外，已經進行了各種嘗試，包括在形成電晶體後通過形成具有應力的 氮化娃月莫覆蓋層來扭曲溝道的應力襯墊技術(stress liner techniques),以及 採用具有應力的膜作為用於淺溝槽隔離(STI, Shallow Trench Isolation )的 埋入材料來扭曲溝道的技術等。
下面將參照示意圖來描述這樣的機制。圖10A和10B展示了當施加給 圖10A所示的pMOSFET和圖lOB所示的nMOSFET的各電晶體來扭曲溝道 時的三維方向的最為有效的應力。對NMOS和PMOS共同有效的應力施加 在使有源區域在x軸方向上伸展的方向上。
現在參照圖11的示意性構造截面圖來描述現有技術的二維型(平面) MOS電晶體的柵極寬度方向(垂直於源到漏區域方向的方向)上的截面。 已知的是，如圖11所示，當絕緣膜埋入形成在半導體基板111中的溝槽115 中以形成STI結構的元件隔離區域113時，該絕緣膜(高密度等離子體(HDP ) 等)具有壓應力。施加到電晶體的溝道區域114的應力作用在降低遷移率的 方向上(箭頭方向)。
另一方面，作為已經成功的幾代電晶體，將很多研究投入到具有三維結 構的電晶體，以取代現有技術的二維型(平面)電晶體。典型的電晶體稱為鰭式柵極電晶體(fin gate transistor),其中柵極電極設置在矽基板上，且柵 極電介質夾置在柵極電極和矽基板之間，該柵極電介質覆蓋鰭式部分的溝道 區域部分，形成為以鰭狀突起(例如，見日本專利申請公開No. 2006-12924)。 另外，已經報告了三柵極電晶體，其不僅使用其中形成溝槽的半導體基板的 上側表面，而且使用該溝槽的上側的側壁部分來作為溝道(例如，見日本專 利申請公開No. 2002-198532 )。
圖12是普通MOS電晶體的三維示意圖。圖13是包括圖12的A-A，線 的垂直截面圖。電晶體101具有其中溝道區域114和源-漏區域127和128 從半導體基板111的表面突起的結構，當用於降低電阻的矽化物層131和132 形成在電晶體101中的源-漏區域127和128的表面上時，如圖12和13所 示，由於矽化物層131和132接近或者接觸由離子注入形成並且從半導體基 板111的表面突起的源-漏區域127和128的PN結而產生洩漏。

發明內容
要解決的問題是，當STI結構用於元件隔離區域時，施加在電晶體的溝 道區域的柵極寬度方向(在下文，柵極寬度方向稱為指垂直於源到漏區域的 方向)上的應力作用在降低遷移率的方向上，以及當源-漏區域在從矽基板 突出的狀態下形成並且矽化物層形成為降低源-漏區域的電阻時，產生洩漏。
所希望的是，通過改善溝道區域和元件隔離區域的結構，來使施加在溝 道區域的柵極寬度方向上的應力作用在改善遷移率的方向上，並且防止當矽 化物層形成為降低源-漏區域的表面上的電阻時產生洩漏。
根據本發明的第一實施例，提供一種半導體器件，包括元件隔離區域， 以埋入半導體基板中的狀態形成，使得半導體基板的元件形成區域夾置在該 元件隔離區域之間；柵極電極，形成在元件形成區域上，且柵極絕緣膜夾置 在柵極電極和元件形成區域之間，柵極電極形成為跨過所述元件形成區域； 以及源-漏區域，形成在斥冊極電極兩側上的所述元件形成區域中，其中由柵 極電極下的元件形成區域製成的溝道區域形成為從元件隔離區域突出，並且 源-漏區域形成到比元件隔離區域的表面更深的位置。
在本發明的上述第 一 實施例中，由柵極電極下的元件形成區域製成的溝 道區域形成為從元件隔離區域突出。因此，在溝道區域中釋放了壓應力，該 壓應力由在溝道區域的下部的柵極寬度方向上從元件隔離區域施加給直接在柵極電極下的溝道區域的應力所引起，並且因此強的拉應力作用在溝道區 域的柵極寬度方向上。另外，源-漏區域形成到比元件隔離區域的表面更深 的位置。因此，源-漏區域的結位置比元件隔離區域的表面更深，並且即使 在用於降低電阻的矽化物層形成在源-漏區域的表面上時，矽化物層也不接 近或者接觸源-漏區域下部的半導體基板，從而防止洩漏的發生。根據本發明的第二實施例，提供一種半導體器件製造方法，包括步驟 在半導體基板中形成元件隔離區域，使得元件形成區域夾置在元件隔離區域之間，並且元件隔離區域埋入所述半導體基板中；在元件形成區域上形成虛 設柵極，使得虛設柵極跨過元件形成區域；在虛設柵極的兩側的元件形成區 域中形成源-漏區域，使得源-漏區域的結位置比元件隔離區域的表面更深； 在半導體基板上形成第一絕緣膜並暴露虛設柵極的表面；通過去除虛設柵極 來形成凹槽；去除凹槽內的元件隔離區域的頂部；以及在凹槽內的半導體基 板上形成柵極電極，且柵極絕緣膜夾置在柵極電極和半導體基板之間。在本發明的上述第二實施例中，由柵極電極下的元件形成區域製成的溝 道區域形成為從元件隔離區域突出。因此，在溝道區域中釋放了壓應力，該 壓應力由在溝道區域的下部的柵極寬度方向上從元件隔離區域施加給直接 在柵極電極下的溝道區域的應力所引起，並且因此強的拉應力作用在溝道區 域的柵極寬度方向上。另外，源-漏區域的結位置比元件隔離區域的表面更 深。因此，即使在用於降低電阻的矽化物層形成在源-漏區域的表面上時， 矽化物層也不接近或者接觸源-漏區域的下部的半導體基板，從而防止洩漏 的發生。本發明的上述第 一實施例的優點在於，可以在柵極長度方向上在直接在 柵極電極下的溝道區域中產生有利於電晶體特性(載流子遷移率)的應力， 並且因此改善電晶體的導通電流Ion，從而改善電晶體的性能。另外，因為 源-漏區域的結位置比元件隔離區域的表面更深，所以即使在用於降低電阻 的矽化物形成在源-漏區域的表面上時，也不產生矽化物層和半導體基板之 間的電流洩漏。由此改善電晶體的可靠性。隨著電晶體柵極寬度的減少，上 述效果更好。本發明的上述第二實施例的優點在於，可以在柵極寬度方向上在直接在 柵極電極下的溝道區域中產生有利於電晶體特性(載流子遷移率)的應力， 並且因此改善電晶體的導通電流Ion,從而改善電晶體的性能。另外，因為源-漏區域的結位置比元件隔離區域的表面更深，所以即使在用於降低電阻 的矽化物形成在源-漏區域的表面上時，也不產生矽化物層和半導體基板之 間的電流洩漏。由此改善電晶體的可靠性。隨著電晶體柵極寬度的減少，上 述效果更好。


圖1是示意性展示根據本發明的半導體器件的實施例(第一實施例)的示意性透視圖；圖2是包括A-A，線的垂直截面圖； 圖3是包括B-B'線的垂直截面圖； 圖4是包括D-D，線的垂直截面圖； 圖5是包括C-C'線的垂直截面圖；圖6A至6P是根據本發明的半導體器件製造方法的一個實施例(第一實 施例)的製造工藝截面圖；圖7A和7B是根據本發明的半導體器件的實施例(第二實施例)的示 意性構造截面圖；圖8A和8B是根據本發明的半導體器件的實施例(第三實施例)的示 意性構造截面圖；圖9A至90是根據本發明的半導體器件製造方法的一個實施例(第二 實施例)的製造工藝截面圖；圖IOA和10B是輔助說明施加到電晶體的有源區域的應力的示意性平 面布局圖；圖11是展示在現有技術中的二維型(平面)MOS電晶體的柵極寬度方 向上的截面的示意性構造截面圖；圖12是示意性展示普通MOS電晶體的三維結構的示意性透視圖；和 圖13是包括圖12的A-A，線的垂直截面圖。
具體實施方式
現在將參照圖1的示意性透視圖、包括A-A，線的閨2的垂直截面圖、包 括B-B，線的圖3的垂直截面圖、包括D-D，線的圖4的垂直截面圖和包括C-C' 線的圖5的垂直截面圖來描述根據本發明的半導體器件的優選實施例(第一實施例)。附帶地，圖1是展示總體構造的示意圖，其中一部分組成部分沒 有展示。在圖3和5中，層間絕緣膜沒有展示。主要參照圖1和2,下面將描述半導體器件1的構造。 在半導體基板11中形成元件隔離區域13,該元件隔離區域13用於電隔 離其中形成電晶體的元件形成區域12。例如，矽基板用作半導體基板11， 並且普通的淺溝槽隔離(STI, Shallow Trench Isolation)用於元件隔離區域 13。因此，夾置在元件隔離區域13之間的半導體基板11的部分是元件形成 區域12。凹陷15形成在元件隔離區域13的上部中，元件隔離區域13形成在溝 道區域14的兩側，而溝道區域14形成在元件形成區域12中，從而溝道區 域14從元件隔離區域13的表面突出(還參見包括B-B，線的圖3的垂直截面 圖和包括D-D，線的圖4的垂直截面圖)。因此，凹陷15形成在溝道區域14 的兩側的元件隔離區域13中，從而只有溝道區域14從元件隔離區域13突 出。在此情況下，溝道區域14從在凹陷15的底部的元件隔離區域13的表 面的突出量設定在例如包括端值的3nm至30nm。(並且，溝道寬度設定在 0.5 (im或者更少)。因此，有效應力施加在溝道區域14的柵極寬度方向(X 軸)上。附帶地，當突出量小於3nm時，溝道區域14受元件隔離區域13 中的應力的影響，並且因此不能獲得通過形成凹陷15以突出方式形成溝道 區域14的作用。當溝道區域14的突出高於30nm時，在元件隔離區域13 中作用在溝道區域14的下部上的應力釋放變為飽和，並且因此在溝道區域 14中不能產生進一步的應力。如包括B-B，線的圖3的垂直截面圖所示，在溝道區域14中，來自元件 隔離區域13的直接應力的作用受到抑制。就是說，在溝道區域14中，在作 為溝道區域14下部的半導體基板11的一部分中，在釋放應力的方向(箭頭 A所指代)上產生應力(箭頭B所指代)，該部分直接受到來自元件隔離區 域13的應力的影響。溝道區域14的突出量可以通過控制凹陷15的深度來 調整。附帶地，包括上述溝道區域14的源-漏區域27和28的表面形成在與 例如另一個區域中的半導體基板11的表面基本上相同的高度。已知的是，埋設以形成STI結構的元件隔離區域13的絕緣膜(例如高 密度等離子體(HDP)氧化矽等)通常具有壓應力。在溝道區域14的柵極 寬度方向上施加的應力作用在降低遷移率的方向上。關於本發明上述實施例的構造，抑制了來自元件隔離區域13的直接壓應力對溝道區域14的作用，並且在作為溝道區域14的下部的半導體基板11的部分中，在釋放壓應力的 方向上在溝道區域14中產生拉應力，該部分直接受到來自元件隔離區域13 的壓應力的影響。因此，在溝道區域14的柵極寬度方向上，拉伸壓力作用 在改善電晶體的遷移率的方向上。柵極電極22形成半導體基板11上，且柵極絕緣膜21夾置在柵極電極 22和半導體基板11之間。柵極電極22例如以在溝道區域14和凹陷15之上 延伸的方式形成。例如，高介電常數(高k)膜可以用作柵極絕緣膜21。高 介電常數膜例如包括氮化矽酸鉿(nitrided hafnium silicate, HfSiON)膜、氮 化鉿或氧化鉿或氮氧化鉿膜，以及氮化鋁或氧化鋁或氧氮化鋁膜。附帶地， 普通的氧化矽膜也可以用作柵極絕緣膜21。例如用於金屬柵極的金屬或金屬 化合物的單層結構或層疊結構可以用於柵極電極22。附帶地，多晶矽也可以 用作柵極電極22。例如，氮化矽膜用作硬質掩衝莫53。補償間隙壁(offset spacer) 23形成在柵極電極22 (包括柵極絕緣膜21 ) 的側壁上。補償間隙壁23由例如約lnm至10nm的絕緣薄膜形成。例如， 相對於元件隔離區域13具有蝕刻選擇性的絕緣膜用作該絕緣薄膜，並且該 絕緣薄膜由例如氮化矽(SiN)形成。延伸區域24和25形成在柵極電極22的兩側的半導體基板11中，且補 償間隙壁23夾置在延伸區域24和25以及柵極電極22之間。對於延伸區域 24和25，例如，當形成NMOS電晶體時，採用n型雜質，如砷(As')或 磷(P+)等，當形成PMOS電晶體時，採用p型雜質，如硼(B+)或銦(In+) 等。延伸區域24和25形成為淺結(shallow junction )。此外，側壁間隙壁26形成在柵極電才及22的兩側上，且補償間隙壁23 夾置在側壁間隙壁26和柵極電極22之間。源-漏區域27和28形成在柵極 電極22的兩側的半導體基板11中，且延伸區域24和25夾置在源-漏區域 27和28以及柵極電極22之間。電阻降{氐層(resistance lowering layers ) 31 和32形成在源-漏區域27和28上。電阻降低層31和32例如由鈷(Co )、 鎳(Ni)、鉑(Pt)或者它們的化合物形成。化合物包括這些金屬的金屬矽 化物。如也包括C-C，線的圖5的垂直截面圖所示，源-漏區域27和28形成 到比元件隔離區域13的部分的表面更深的位置，該元件隔離區域13的部分 形成在源-漏區域27和28的兩側上(柵極寬度方向)。因此，即使在電阻降低層31和32 (在圖5中沒有示出電阻降^f氐層32)通過例如自行對準金屬矽 化物(salicide)工藝形成在源-漏區域27和28 (圖5中沒有示出源-漏區域 28)的表面上時，電阻降低層31和32也不接近半導體基板11或者不連接 到半導體基板11。這防止電流從電阻降低層31和32洩漏到半導體基板11。此外，層間絕緣膜41以覆蓋在半導體基板11上形成的上述構造的半導 體器件1的形式形成在半導體基板11之上。附帶地，儘管在圖上沒有示出， 但是在層間絕緣膜41中形成接觸部分和配線等，該接觸部分結合到柵極電 極22和源-漏區域27和28，該配線連接到每個4妻觸部分。上述構造的半導體器件1的優點在於，能夠在柵極寬度方向上直接在柵 極電極22下面的溝道區域14中產生有利於電晶體特性(載流子遷移率)應 力，並且因此改善電晶體的導通電流Ion,從而改善電晶體的性能。另外， 因為源-漏區域27和28的結位置比元件隔離區域的表面深，所以即使在為 了更低的電阻由矽化物層製造的電阻降低層31和32形成在源-漏區域27和 28的表面上時，電阻降低層31和32和半導體基板11之間也不發生電流洩 漏。因此改善了半導體器件(電晶體)1的可靠性。隨著半導體器件(晶體 管)l在柵極寬度上的減小，上述效果更好。此外，如上述的圖10A和10B所示，在y方向上最初施加給溝道區域 的應力越大，對導通電流Ion的改善效果越好。更大的作用可以通過為 pMOSFET形成矽鍺外延層的源-漏區域或者提供壓應力的襯墊覆蓋層而在y 方向上施加應力獲得，或者可以通過為nMOSFET形成碳化矽外延層的源-漏區域或者提供拉應力的襯墊覆蓋層而在y方向上施加應力獲得。這些構造 稍後將作為根據本發明的半導體器件的第二實施例和第三實施例來描述。接下來，將參照圖6A至6P的製造工藝截面圖描述根據本發明的半導體 器件的製造方法的實施例(第一實施例)。該製造方法將作為製造半導體器 件l的構造的實例來描述。附帶地，圖6A、 6K、 6L和6P是在所謂的柵極 寬度方向上的截面(在對應於上述圖1中包括B-B，線的垂直截面的位置上的 截面)，而圖6B至6J和6M至60是在所謂的柵極長度方向上的截面(在對 應於上述圖1中包括A-A，線的垂直截面位置上的截面)。如圖6A所示，在半導體基板11中形成用於電隔離其中形成電晶體的元 件形成區域12的元件隔離區域13。例如，矽基板用作半導體基板11，並且 普通的STI (淺溝槽隔離)結構用於元件隔離區域13。接下來，如圖6B所示，在半導體基板11上形成保護膜(未示出)，該 保護膜用於當進行離子注入而將雜質引入半導體基板.11中時防止隧穿效應(channeling )。該保護膜由例如氧化矽(Si02)膜形成。作為實例，通過氧 化半導體基板11的表面來實施形成保護膜的方法。接下來，通過離子注入進行用於進行電晶體元件隔離和閾值調整的雜質 注入。在離子注入後，去除先前形成為離子注入保護膜的氧化矽(Si2)， 以暴露半導體基板11的表面。接下來，依次在半導體基板11上形成虛設柵極絕緣膜51、虛設柵極52 和硬質掩膜53。首先，在半導體基板11上形成厚度約lnm至3nm的虛設柵極絕緣膜51 ， 例如氧化膜。接下來，在虛設柵極絕緣膜51上形成虛設柵極形成膜。該虛 設柵極形成膜通過沉積多晶態的矽(多晶矽)形成，其厚度為例如約100nm 至200nm。採用例如化學氣相沉積(CVD )法作為形成虛設柵極形成膜的方 法。此外，在虛設柵極形成膜上，由例如氮化矽膜形成硬質掩模層。例如， 採用化學氣相沉積(CVD)法來形成該氮化矽膜，其厚度為例如30 nm至 100腦。接下來，在硬質掩模層上形成用於光刻的抗蝕劑膜(未示出)。該抗蝕 劑膜採用適合曝光源的抗蝕劑。然後，曝光該抗蝕劑膜以形成虛設柵極圖案 (未示出)，其後，以虛設柵極圖案作為蝕刻掩模，蝕刻硬質掩模層以形成硬質掩才莫53。在上述光刻中，使用例如KrF、 ArF或F2等為光源的光學光刻 或者電子束光刻用於曝光。在硬質掩模層的蝕刻中，硬質掩模層可以加工成 線寬小於抗蝕劑的圖案的線寬(例如通過變細(sliming )或者i"奮整(trimming )) 以減少柵極長度。接下來，去除由抗蝕劑膜形成的虛設柵極圖案，並且以通 過蝕刻工藝形成的硬質掩模53作為蝕刻掩模，通過幹法蝕刻加工虛設柵極 形成膜以形成虛設柵極52。此時，虛設柵極52的線寬設定在幾nm到幾十 nm。在該蝕刻中，還蝕刻了虛設柵極絕緣膜5L接下來，如圖6C所示，補償間隙壁23形成在虛設柵極52的側壁上(由 虛設柵極絕緣膜51 、虛設柵極52和硬質掩模53形成的部分在下文將稱為虛 i殳柵極)。補償間隙壁23通過如下方式來製造形成例如約1 nm至10 nm 的絕緣薄膜，以覆蓋虛設柵極52,然後回蝕刻絕緣薄膜，從而絕緣薄膜僅留 在虛設柵極52的側壁上。形成補償間隙壁23的絕緣薄膜由例如氧化矽(Si02)或氮化矽(SiN)形成。通過上述的回蝕刻去除半導體基板11上的絕緣薄膜。接下來，在虛設柵極52的兩側的在半導體基板11中形成延伸區域24 和25，且補償間隙壁23夾置在延伸區域24和25以及虛設柵極52之間。延 伸區域24和25通過例如離子注入形成。當形成NMOS電晶體時，採用n 型雜質，如砷(As+)或磷(P+)等，當形成PMOS電晶體時，採用p型雜 質，如硼(B+)或銦(In+)等。例如，以低加速能量(100eV至300 eV ) 和5 x 10'4(/cm2)至2 x 10"(/cm、的劑量進行注入，由此以淺結形成延伸區 域24和25。接下來，如圖6D所示，側壁間隙壁26形成在虛設柵極52的兩側上， 且補償間隙壁23夾置在側壁間隙壁26和虛設柵極52之間。在用於形成側 壁間隙壁26的回蝕刻時，進行蝕刻以保留硬質掩模53。接下來，如圖6E所示，在虛設柵極52的兩側上的半導體基板11中形 成源-漏區域27和28，且延伸區域24和25分別夾置在源-漏區域27和28 以及虛設柵極52之間。其後，通過快速熱退火(RTA)在例如約IOO(TC進 4亍^舌j匕工藝(activation process )。附帶地，當在半導體基板11上形成PMOS電晶體和NMOS電晶體時， 分別對NMOS區域和PMOS區域都進行用於調整電晶體閾值的雜質注入、 用於形成延伸區域24和25的離子注入和用於形成源-漏區域27和28的離 子注入。例如，第一掩模形成在NMOS區域中，在PMOS區域中進行離子 注入，然後去除該第一掩模。接下來，第二掩模形成在PMOS區域，並且在 NMOS區域中進行離子注入。其後去除該第二掩模。接下來，如圖6F所示，電阻降低層31和32形成在源-漏區域27和28 上。通過自行對準金屬矽化物工藝，在源-漏區域27和28的表面上選擇性 形成電阻降低層31和32。電阻降低層31和32例如由鈷(Co)、鎳(Ni)、 鉑(Pt)或它們的化合物形成。該化合物包括這些金屬的金屬矽化物。接下來，如圖6G所示，形成覆蓋虛設柵極52等的第一層間絕緣膜42。接下來，如圖6H所示，去除第一層間絕緣膜42的上部，以暴露硬質掩 模53的表面。採用例如化學機械拋光(CMP)法以去除第一層間絕緣膜42 的上部。附帶地，可以採用另一拋光法，並且可以通過回蝕刻去除第一層間 絕緣膜42的上部。附帶地，化學機械拋光法可以平坦化拋光的表面。接下來，去除硬質掩模53和虛設柵極52。該去除工藝採用例如幹法蝕 刻。在氣體幹法蝕刻中，通過留下虛設柵極絕緣膜51來防止幹法蝕刻對半 導體基板ll的損壞。然後去除虛設柵極絕緣膜51。去除工藝採用例如溼法 蝕刻。通過溼法蝕刻進行去除工藝防止了蝕刻對半導體基板11的損壞。結 果，如圖6I所示，形成由補償間隙壁23圍繞的凹槽29。如在柵極寬度方向 上的圖6K的截面圖所示，溝道區域14形成在直接在形成虛設柵極52的區 域下面的半導體基板ll中，其在與元件隔離區域13的表面基本上相同的高 度。元件隔離區域13的應力施加給溝道區域14。因此，溝道區域14直接受 元件隔離區域13的應力的影響。如在柵極寬度方向上的圖6L的截面圖所示，上述溼法蝕刻可以通過形 成凹陷15降低在形成虛設柵極52的區域的下面的元件隔離區域13的表面。 因此，在形成虛設柵極52的區域下面的元件隔離區域13的高度可以製造成 低於半導體基板ll (溝道區域14)的表面的高度。元件隔離區域13的高度 可以通過溼法蝕刻量來控制，並且溝道區域14從元件隔離區域13的表面的 突出量是例如包含端值的3nm至30nm的高度。上述溼法蝕刻在源-漏區域 27和28的兩側上(在柵極寬度方向上)沒有降低元件隔離區域13的高度。 另外，包括上述溝道區域14的源-漏區域27和28可以保持在與例如另一區 域中的半導體基板ll基本上相同的高度。接下來，如圖6J所示，柵極絕緣膜21形成在凹槽29內的半導體基板 11上。該柵極絕緣膜21實際上形成在凹槽29的內表面和第一層間絕緣膜 42的表面上。例如，柵極絕緣膜21可以由絕緣膜形成，如高介電常數(高 k)膜或者氧化矽膜。在此情況下，柵極絕緣膜21由高介電常數膜形成作為 實例。在此情況下，進行用於修改柵極絕緣膜21的熱處理(退火處理)。接下來，如圖6M所示，柵極電極形成膜61以填充凹槽29的內部的形 式形成在柵極絕緣膜21上。例如，該柵極電極形成膜61由用於金屬柵極的 金屬或者金屬化合物的疊層或者單層結構來形成。接下來，如圖6N所示，去除柵極電極形成膜61的多餘部分，並且在凹 槽29內的半導體基板11上由柵極電極形成膜61形成柵極電極22，且柵極 絕緣膜21夾置在柵極電極22和半導體基板11之間。例如，通過化學機械 拋光(CMP)法進行去除工藝。接下來，如圖60所示，第二層間絕緣膜43以覆蓋柵極電極22的形式形成在第 一層間絕緣膜42上。第 一層間絕緣膜42和第二層間絕緣膜43形 成層間絕緣膜41。如此時在柵極寬度方向上的圖6P的截面圖所示，此時在 溝道區域14中的應力保持在當去除如上參照圖6L所述曾經形成虛設柵極 52的區域下面的元件隔離區域13的頂部時所產生的應力狀態。
儘管沒有示出，但是其後在層間絕緣膜41中形成電連接到各源-漏區域 27和28的接觸部分和通向接觸部分的金屬配線等。由此完成半導體器件。
根據第一實施例的半導體器件製造方法的優點在於，能夠在柵極寬度方 向上直接在柵極電極22下的溝道區域14中產生有利於電晶體特性(載流子 遷移率)的應力，並且因此改善電晶體的導通電流Ion，從而改善電晶體的 性能。另外，因為源-漏區域27和28的結位置比元件隔離區域13的表面深，
漏區域27和28的表面上時，也不會發生電阻降低層31和32與半導體基板 ll之間的電流洩漏。由此改善了半導體器件(電晶體)1的可靠性。隨著半 導體器件(電晶體)l在柵極寬度上的減少，上述效果變得更好。
接下來，將參照圖7A和7B的示意性構造截面圖來描述根據本發明的 半導體器件的實施例(第二實施例)。圖7A展示了柵極長度方向上的截面， 而圖7B展示了柵極寬度方向上的截面。圖7A和7B所示的半導體器件2通 過採用施加應力到溝道區域14的應力施加層作為根據第一實施例的半導體 器件1中的源-漏區域27和28來形成。
具體地講，如圖7A和7B所示，在半導體基板11中形成用於電隔離其 中形成電晶體的元件形成區域12的元件隔離區域13。例如，矽基板用作半 導體基板11，並且元件隔離區域13採用普通的STI (淺溝槽隔離)結構。 因此，半導體基板11夾置在元件隔離區域(未示出)之間的部分是元件形 成區域12。
凹陷15形成在形成於溝道區域14的兩側的元件隔離區域13的上部中， 該溝道區域14形成在元件形成區域12中，從而溝道區域14 A/v元件隔離區 域13的表面突出。因此，凹陷15形成在溝道區域14的兩側的元件隔離區 域13中，從而只有溝道區域14乂人元件隔離區域13突出。在此情況下，如 第一實施例中一樣，溝道區域14從在凹陷15的底部的元件隔離區域13的 表面的突出量設定在例如包括端值的3nm至30nm。因此，在溝道區域14 中抑制了來自元件隔離區域13的直接應力的作用。就是說，在溝道區域14中，在作為溝道區域14的下部的半導體基板11的一部分中，在釋放應力(箭
頭A所示)的方向上產生應力(箭頭B所示)，該部分直接受來自元件隔離 區域13的應力的影響。溝道區域14的突出量可以通過控制凹陷15的深度 來調整。
柵極電極22形成在半導體基板11上，且柵極絕緣膜21設置在柵極電 極22和半導體基板11之間。柵極電極22例如以在溝道區域14和凹陷15 之上延伸的方式形成。例如，高介電常數(高k)膜可以用作柵極絕緣膜21， 或者也可以採用普通的氧化矽膜。柵極電極22可以採用例如用於金屬柵極 的金屬或者金屬化合物的單層結構或者層疊結構。附帶地，多晶矽也可以用 於柵極電極22。例如，氮化矽膜用作硬質掩模53。
補償間隙壁23形成在柵極電極22 (包括柵極絕緣膜21 )的側壁上。補 償間隙壁23由例如約lnm至10nm的絕緣薄膜形成。例如，相對於元件隔 離區域13具有蝕刻選擇性的絕緣膜用作該絕緣薄膜，並且該絕緣薄膜由例 如氮化矽(SiN)形成。
延伸區域24和25形成在柵極電極22的兩側上的半導體基板11中，且 補償間隙壁23夾置在延伸區域24和25以及柵極電極22之間。對於延伸區 域24和25，例如，當形成NMOS電晶體時，採用n型雜質，如砷(As+) 或磷(P+)等，而當形成PMOS電晶體時，採用p型雜質，如硼(B"或銦 (In+)等。延伸區域24和25形成為淺結。
此外，側壁間隙壁26形成在柵極電極22的兩側上，且補償間隙壁23 夾置在側壁間隙壁26和柵極電極22之間。源-漏區域27和28形成在柵極 電極22的兩側上的半導體基板11中，且延伸區域24和25夾置在源-漏區域 27和28以及柵極電極22之間。源-漏區域27和28由施加應力到源-漏區域 27和28之間的溝道區域14的應力施加層形成。例如，當半導體器件2是p 型FET (場效電晶體)時，源-漏區域27和28由通過外延生長來生長矽鍺 層形成，並且給溝道區域14施加壓應力。當半導體器件2是n型(場效晶 體管)時，源-漏區域27和28由通過外延生長來生長的碳化矽層形成，並 且給溝道區域14施加拉應力。在任一情況下，將源-漏區域27和28形成為 從半導體基板ll'的表面升起的嵌入源-漏結構都是有效的。電阻降低層31 和32形成在源-漏區域27和28上。電阻降低層31和32例如由鈷(Co )、 鎳(Ni)、鉑(Pt)或者它們的化合物形成。化合物包括這些金屬的金屬矽化物。源-漏區域27和28形成到比元件隔離區域13形成在源-漏區域27和28 的兩側上(柵極寬度方向)的部分的表面深的位置。因此，即使在電阻降低 層31和32通過例如自行對準金屬矽化物工藝形成在源-漏區域27和28的 表面上時，電阻降低層31和32也不接近半導體基板11或者不連接到半導 體基板11。這防止電流從電阻降低層31和32洩漏到半導體基板11。此外，層間絕緣膜41以覆蓋在半導體基板11上形成的上述構造的半導 體器件2的形式形成在半導體基板11上。附帶地，儘管在圖上沒有示出， 但是在層間絕緣膜41中形成接觸部分和配線等，該接觸部分結合到柵極電 極22和源-漏區域27和28，該配線連接到每個4妄觸部分。半導體器件2提供類似於半導體器件1的那些作用和效果，並且也從源 -漏區域27和28到溝道區域14施加有效地改善遷移率的應力。因此半導體 器件2比半導體器件1更能改善遷移率。接下來，將參照圖8A和8B的示意性構造截面圖來描述根據本發明的 半導體器件的實施例(第三實施例)。圖8A展示了柵極長度方向上的截面圖， 而圖8B展示了柵極寬度上的截面圖。圖8A和8B所示的半導體器件3通過 形成應力襯墊膜來獲得，該應力襯墊膜施加應力到根據第一實施例的半導體 器件1中的溝道區域14。具體地講，如圖8A和8B所示，在半導體基板11中形成元件隔離區域 13，該元件隔離區域13用於電隔離其中形成電晶體的元件形成區域12。例 如，矽基板用作半導體基板11，並且元件隔離區域13採用普通的STI (淺 溝槽隔離)結構。因此，半導體基板11夾置在元件隔離區域(未示出)之 間的部分是元件形成區域12。凹陷15形成在形成於溝道區域14的兩側的元件隔離區域13的上部中， 該溝道區域14形成在元件形成區域12中，從而溝道區域14從元件隔離區 域13的表面突出。因此，凹陷15形成在溝道區域14的兩側上的元件隔離 區域13中，從而只有溝道區域14從元件隔離區域13突出。在此情況下， 如第一實施例中一樣，溝道區域14從在凹陷15的底部的元件隔離區域13 的表面的突出量設定在例如包括端值的3nm至30nm。因此，在溝道區域14 中抑制了來自元件隔離區域13的直接應力的作用。就是說，在溝道區域14 中，在作為溝道區域14的下部的半導體基板11的一部分中，在釋放應力(箭頭A所示)的方向上產生應力(箭頭B所示)，該部分直接受來自元件隔離 區域13的應力的影響。溝道區域14的突出量可以通過控制凹陷15的深度
來調整。
柵極電極22形成在半導體基板11上，且柵極絕緣膜21夾置在柵極電 極22和半導體基板11之間。柵極電極22例如以在溝道區域14和凹陷15 之上延伸的方式形成。例如，高介電常數(高k)膜可以用作柵極絕緣膜21， 或者也可以採用普通的氧化矽膜。柵極電極22可以採用例如用於金屬柵極 的金屬或者金屬化合物的單層結構或者層疊結構。附帶地，多晶矽也可以用 作柵極電極22。例如，氮化矽膜用作硬質掩模53。
補償間隙壁23形成在柵極電極22 (包括柵極絕緣膜21 )的側壁上。補 償間隙壁23由例如約1 nm至10nm的絕緣薄膜形成。例如，相對於元件隔 離區域13具有蝕刻選擇性的絕緣膜用作該絕緣薄膜，並且該絕緣薄膜由例 如氮化石圭(SiN)形成。
延伸區域24和25形成在柵極電極22的兩側上的半導體基板11中，且 補償間隙壁23夾置在延伸區域24和25以及柵極電極22之間。對於延伸區 域24和25,例如，當形成NMOS電晶體時，採用n型雜質，如砷(As'—) 或磷(P+)等，而當形成PMOS電晶體時，採用p型雜質，如硼(B')或銦 (In+)等。延伸區域24和25形成為淺結。
此外，側壁間隙壁26形成在柵極電極22的兩側上，且補償間隙壁23 夾置在側壁間隙壁26和柵極電極22之間。源-漏區域27和28形成在柵極 電極22的兩側上的半導體基^反11中，且延伸區域24和25夾置在源-漏區域 27和28以及柵極電極22之間。電阻降低層31和32形成在源-漏區域27和 28上。電阻降低層31和32例如由鈷(Co)、鎳(Ni)、 4白(Pt)或者它們的 化合物形成。化合物包括這些金屬的金屬矽化物。
源-漏區域27和28形成到比元件隔離區域13形成在源-漏區域27和28 的兩側上(柵極寬度方向)的部分的表面深的位置。因此，即使在電阻降低 層31和32通過例如自行對準金屬矽化物工藝形成在源-漏區域27和28的 表面上時，電阻降低層31和32也不接近半導體基板11或者不連接到半導 體基板11。這防止電流從電阻降低層31和32洩漏到半導體基板11。
此外，用於給溝道區域14施加應力的應力襯墊膜71以覆蓋在半導體基 板11上形成上述構造的半導體器件3的形式形成。該應力襯墊膜71由例如氮化矽膜形成，並且通過例如等離子體CVD法製造。通過改變用於形成該
膜的條件，能夠形成具有拉應力的氮化矽膜或者形成具有壓應力的氮化矽
膜。例如，當半導體器件3是p型FET (場效電晶體)時，壓應力襯墊膜用 作應力襯墊膜71，以給溝道區域14施加壓應力。當半導體器件3是n型FET (場效電晶體)時，拉應力襯墊膜用作應力襯墊膜71,以給溝道區域14施 力口拉應力。
此外，形成層間絕緣膜41。附帶地，儘管在圖上沒有示出，但是在層間 絕緣膜41中形成接觸部分和配線等，該接觸部分結合到柵極電極22和源-漏區域27和28，該配線連接到每個接觸部分。
為了形成半導體器件3，在根據第一實施例的製造方法中，柵極電極22 形成在凹槽29內的柵極絕緣膜21上，並且其後去除第一層間絕緣膜42。接 下來，應力襯墊膜71形成為覆蓋柵極電極22和側壁間隙壁26。接下來，再 次形成第一層間絕緣膜42，並且還形成第二層間絕緣膜43。所希望的是平 坦化再形成的第一層間絕緣膜42的表面。
半導體器件3提供類似於半導體器件1的那些作用和效果，並且也從應 力襯墊膜71到溝道區域施加有效改善遷移率的應力。因此半導體器件3比 半導體器件1更好地改善遷移率。
另外，與根據第三實施例的半導體器件3中採用的應力襯墊膜71相類 似的應力襯墊膜71可以形成在根據第二實施例的半導體器件2中。換言之， 類似於根據第二實施例的半導體器件2中採用的應力施加層的應力施加層制 造的源-漏區域27和28可以形成在根據第三實施例的半導體器件3中。
接下來，將參照圖9A至90的製造工藝截面圖來描述根據本發明的半 導體器件製造方法的實施例(第二實施例)。該製造方法將作為製造半導體 器件2的構造的方法來描述。
如上參照圖6A所述的，在半導體基板11中形成元件隔離區域(未示出)， 該元件隔離區域用於電隔離其中形成電晶體的元件形成區域12。例如，矽基 板用作半導體基板11，並且元件隔離區域13採用普通的STI (淺溝槽隔離) 結構。
接下來，如圖9A所示，在半導體基板11上形成保護膜(未示出)，用 於在進行離子注入將雜質引入半導體基板11時防止隧穿效應。該保護膜由 例如氧化矽(Si02)膜形成。作為實例，通過氧化半導體基板11的表面進行形成保護膜的方法。
接下來，通過離子注入進行用於進行電晶體元件隔離和闞值調整的雜質 注入。在離子注入後，去除先前形成為離子注入保護膜的氧化矽(Si〇2)膜， 以暴露半導體基板11的表面。
接下來，依次在半導體基板11上形成虛設柵極絕緣膜51、虛設柵極52 和硬質掩模53。
首先在半導體基板11上形成厚度約lnm至3nm的虛設柵極絕緣膜51, 例如氧化膜。接下來在虛設柵極絕緣膜51上形成虛設柵極形成膜。該虛設 柵極形成膜通過沉積例如厚度約100nm至200nm的多晶態的矽(多晶矽) 形成。例如，化學氣相沉積(CVD)法用作形成虛設柵極形成膜的方法。此 外，硬質掩模層由例如氮化矽膜形成在虛設柵極形成膜上。該氮化矽膜通過 例如化學氣相沉積(CVD )法形成到例如30nm至100nm的厚度。
接下來，用於光刻的抗蝕劑膜(未示出)形成在硬質掩模層上。適應曝 光源的抗蝕劑用於抗蝕劑膜。然後，曝光抗蝕劑膜以形成虛設柵極圖案(未 示出)，其後，以虛設柵極圖案為蝕刻掩模，蝕刻硬質掩模層來形成硬質掩 模53。在上述的光刻中，使用例如KrF、 ArF或F2等為光源的光學光刻或者 電子束光刻用於曝光。在蝕刻硬質掩模層中，硬質掩模層可以加工成線寬小 於抗蝕劑的圖案的線寬(例如通過變細或者修整)以減少柵極長度。接下來， 去除由抗蝕劑膜形成的虛設柵極圖案，並且以通過蝕刻工藝形成的硬質掩模 53作為蝕刻掩模，通過幹法蝕刻加工虛設柵極形成膜以形成虛設柵極52。 此時，虛設柵極52的線寬設定在幾nm到幾十nm。在該蝕刻中，還蝕刻了 虛設柵極絕緣膜51。
接下來，如圖9B所示，補償間隙壁23形成在虛設柵極52的側壁上(由 虛設柵極絕緣膜51 、虛設柵極52和硬質掩模53形成的部分在下文稱為虛設 柵極)。補償間隙壁23通過如下方式來製造形成例如約1 nm至10 nm的 絕緣薄膜，以覆蓋虛設柵極52,然後回蝕刻絕緣薄膜，從而絕緣薄膜僅留在 虛設柵極52的側壁上。形成補償間隙壁23的絕緣薄膜由例如氧化矽(Si2) 或氮化矽(SiN)形成。通過上述的回蝕刻去除半導體基板11上的絕緣薄膜。
接下來，如圖9C所示，在虛設柵極52的兩側上形成虛設側壁55,且 補償間隙壁23夾置在虛設側壁55和虛設柵極52之間。在用於形成虛設側 壁55的回蝕刻時，進行蝕刻以保留硬質掩模53。接下來，如圖9D所示，在虛設柵極52的兩側的半導體基板11中為源-漏區域27和28形成凹槽33和34。其後，例如，通過約IOO(TC的快速熱退 火(RTA)進行活化工藝。
接下來，如圖9E所示，源-漏區域27和28通過外延生長法在凹槽33 和34中生長應力施加層而形成。例如，當半導體裝置2是p型FET (場效 電晶體)時，源-漏區域27和28由通過外延生長所生長的矽鍺層形成，並 且給溝道區域14施加壓應力。作為形成膜的條件的實例，工藝溫度(基板 溫度H殳定在650。C至750°C ，並且生長氣氛的壓力i殳定在6.7 kPa至13.3 kPa。 例如，二氯甲矽烷(SiCl2H2: DCS)用作矽原材料氣體，而鍺烷(GeII4)用 作鍺原材料氣體。當半導體器件2是n型FET (場效電晶體)時，源-漏區 域27和28由通過外延生長所生長的碳化矽層形成，並且給溝道區域14施 加拉應力。在任一情況下，都有效地將源-漏區域27和28形成到從半導體 基板11的表面升起的嵌入源-漏結構中。
接下來，去除虛設側壁55，以暴露虛設柵極52以及源-漏區域27和28 之間的半導體基板ll，如圖9F所示。
接下來，如圖9G所示，延伸區域24和25形成在虛設柵極52兩側上的 半導體基板11中，且補償間隙壁23夾置在延伸區域24和25以及虛設柵極 52之間。延伸區域24和25通過例如離子注入形成。例如，當形成NMS 電晶體時，採用n型雜質，如砷(As+)或磷(P+)等，而當形成PMOS晶 體管時，採用p型雜質，如硼(B+)或銦(In+)等。例如，以低加速能量(IOO eV至300 eV )和5 x 1014 (/cm2)至2 x 1015 (/cm2)的劑量進行注入，由此以淺 結形成延伸區域24和25。因此，源-漏區域27和28形成在虛設柵極52兩 側上的半導體基板11中，且延伸區域24和25夾置在虛設柵極52與源-漏區 域27和28之間。
接下來，如圖9H所示，側壁間隙壁26形成在虛設^^極52的兩側上， 且補償間隙壁23夾置在側壁間隙壁26和虛設柵極52之間。此時，側壁間 隙壁26覆蓋延伸區域24和25的表面。在用於形成側壁間隙壁26的回蝕刻 時，進行該蝕刻以保留硬質掩模53。
接下來，電阻降低層31和32形成在源-漏區域27和28上。電阻降低 層31和32通過自行對準金屬矽化物工藝選擇性地形成在源-漏區域27和28 的表面上。電阻降低層31和32例如由鈷(Co)、鎳(Ni)、鈾(Pt)或者它們的化合物形成。化合物包括這些金屬的金屬矽化物。
接下來，如圖9I所示，形成覆蓋虛設柵極52、側壁間隙壁26和電阻降 低層31和32等的第一層間絕緣膜42。
接下來，如圖9J所示，去除第一層間絕緣膜42的上部，以暴露硬質掩 模53的表面。採用例如化學機械拋光(CMP )法去除第一層間絕緣膜42的 上部。附帶地，可以採用另一拋光方法，並且可以通過回蝕刻去除第一層間 絕緣膜42的上部。附帶地，化學機械拋光法可以平坦化所拋光的表面。
接下來，去除硬質掩模53和虛設柵極52。去除工藝採用例如幹法蝕刻。 在幹法蝕刻中，通過留下虛設柵極絕緣膜51來防止幹法蝕刻損壞半導體基 板11。然後去除虛設柵極絕緣膜51。去除工藝例如採用溼法蝕刻。通過溼 法蝕刻進行去除工藝防止蝕刻損壞半導體基板11。結果，如圖9K所示，形 成由補償間隙壁23圍繞的凹槽29。如在柵極寬度方向上圖6K的截面圖中 所示，溝道區域14形成在直接在形成虛設柵極52的區域下面的半導體基板 11中，其在與元件隔離區域13的表面基本上相同的高度。元件隔離區域13 的應力施加給溝道區域14。因此，溝道區域14直接受元件隔離區域13的應 力的影響。
如在柵極寬度方向上的圖6L的截面圖中所示，通過形成凹陷15,上述 的溼法蝕刻可以降低在形成虛設柵極52的區域下面的元件隔離區域13的表 面。因此，在形成虛設柵極52的區域下面的元件隔離區域13的高度可以制 造成低於半導體基板ll (溝道區域14)的表面的高度。元件隔離區13的高 度可以通過溼法蝕刻量來控制，並且溝道區域14從元件隔離區域13的表面 的突出量為例如包括端值的3 nm至30 nm的高度。上述溼法蝕刻在源-漏 區域27和28的兩側上(在^t極寬度方向上)沒有降J氐元件隔離區域13的 高度。另外，包括上述溝道區域14的源-漏區域27和28可以保持在例如與 另一個區域中的半導體基板11基本上相同的高度。
接下來，如圖9L所示，柵極絕緣膜21形成在凹槽29內的半導體基板 11上。該柵極絕緣膜21實際上形成凹槽29的內表面上和第一層間絕緣膜 42的表面上。例如，柵極絕緣膜21可以由絕緣膜形成，如高介電常數(高 k)膜或者氧化矽膜。在此情況下，柵極絕緣膜21由高介電常數膜形成作為 實例。在此情況下，進行用於修改柵極絕緣膜21的熱處理(退火處理)。
接下來，如圖9M所示，柵極電極形成膜61以填充凹槽29內部的方式形成在柵極絕緣膜21上。該柵極電極形成膜61由例如用於金屬柵極的金屬 或者金屬化合物的疊層或者單層結構形成。
接下來，如圖9N所示，去除柵極電極形成膜61的多餘部分，並且柵極 電極22由柵極電極形成膜61形成在凹槽29內的半導體基板11上，且柵極 絕緣膜21夾置在柵極電極22和半導體基板11之間。例如，通過化學機械 拋光(CMP)法進行去除工藝。
接下來，如圖90所示，第二層間絕緣膜43以覆蓋柵極電極22的形式 形成在第一層間絕緣膜42上。第一層間絕緣膜42和第二層間絕緣膜43形 成層間絕緣膜4L此時，溝道區域14中的應力保持在當去除在曾經形成虛 設柵極52 (見上述的圖9J)的區域下面的元件隔離區域13的頂部時所產生 的應力狀態。
儘管沒有示出，但是其後在層間絕緣膜41中形成接觸部分和金屬配線 等，該接觸部分電連接到各源-漏區域27和28，而該金屬配線通向該接觸部 分。半導體器件由此完成。
類似的作用和效果，並且也從源-漏區域27和28到溝道區域14施加有效改 善遷移率的應力。因此，半導體器件2比通過根據第一實施例的半導體器件 製造方法所形成的半導體器件更多地改善遷移率。
另外，在每個前迷實施例中，柵極電極22可以採用具有應力的膜。例 如，在應用到柵極電極22時，在n型MOSFET (場效電晶體)的情況下， 鉿、矽化鉿、鉭或矽化鉭等可以用於在溝道區域14的柵極長度方向上施加 拉應力。在p型MOSFET (場效電晶體)的情況下，鈦、氮化鈦、釕或者鎢 等可以用於給溝道區域14施加壓應力。採用該膜可以進一步改善遷移率。
本領域的技術人員應當理解的是，可以根據設計需要和其它因素進行各 種修改、結合、部分結合和替換，只要它們所附權利要求或者其等同特徵的 範圍內。
本發明包含2007年5月9日提交日本專利局的日本專利申請JP 2007-124264的相關主題，將其全部內容引用結合於此。
權利要求
1. 一種半導體器件，包括元件隔離區域，以埋入半導體基板中的狀態形成，使得所述半導體基板的元件形成區域夾置在該元件隔離區域之間；柵極電極，形成在所述元件形成區域上，且柵極絕緣膜設置在所述柵極電極和所述元件形成區域之間，所述柵極電極形成為跨過所述元件形成區域；以及源-漏區域，形成在所述柵極電極兩側的所述元件形成區域中，其中由所述柵極電極下面的所述元件形成區域製成的溝道區域形成為從所述元件隔離區域突出，並且所述源-漏區域形成到比所述元件隔離區域的表面深的位置。
2、 根據權利要求1所述的半導體器件，其中所述源-漏區域的表面在高度上等於所述半導體基板的表面的位置 和高於所述半導體基板的表面的位置之一。
3、 根據權利要求1所述的半導體器件，其中所述源-漏區域由給所述溝道區域施加應力的應力施加層形成。
4、 根據權利要求1所述的半導體器件，其中形成覆蓋所述柵極電極並給所述溝道區域施加應力的應力施加絕緣膜。
5、 一種半導體器件製造方法，包括步驟在半導體基板中形成元件隔離區域，使得元件形成區域夾置在所述元件 隔離區域之間，並且所述元件隔離區域埋入所述半導體基板中；在所述元件形成區域上形成虛設柵極，使得所述虛設柵極跨過所述元件 形成區i或；在所述虛設柵極的兩側的所述元件形成區域中形成源-漏區域，使得所 述源-漏區域的結位置比所述元件隔離區域的表面深；在所述半導體基板上形成第一絕緣膜並暴露所述虛設柵極的表面； 通過去除所述虛設柵極來形成凹槽； 去除所述凹槽內的所述元件隔離區域的頂表面；以及 在所述凹槽內的所述半導體基板上形成柵極電極，且柵極絕緣膜夾置在所述柵極電極和所述半導體基板之間。
6、 根據權利要求5所述的半導體器件製造方法，其中所述源-漏區域由給所述溝道區域施加應力的應力施加層形成。
7、 根據權利要求5所述的半導體器件製造方法，還包括步驟 在形成所述柵極電極後去除所述第一絕緣膜；以及 在所述半導體基板上形成覆蓋所述柵極電極並且給所述溝道區域施加應力的應力施加絕^J莫。
全文摘要
本發明提供一種半導體器件和半導體器件的製造方法。該半導體器件包括元件隔離區域，以埋入半導體基板中的狀態形成，使得半導體基板的元件形成區域夾置在該元件隔離區域之間；柵極電極，形成在元件形成區域上，且柵極絕緣膜夾置在柵極電極和元件形成區域之間，該柵極電極形成為跨過該元件形成區域；以及源-漏區域，形成在柵極電極兩側上的元件形成區域中，其中由柵極電極下面的元件形成區域製造的溝道區域形成為從元件隔離區域突出，並且源-漏區域形成到比元件隔離區域的表面深的位置。
文檔編號H01L21/336GK101304028SQ200810095289
公開日2008年11月12日 申請日期2008年5月9日 優先權日2007年5月9日
發明者館下八州志 申請人:索尼株式會社