用於高遷移率平面和多柵極mosfet的混合襯底技術的製作方法

2023-06-21 22:34:16 2

專利名稱：用於高遷移率平面和多柵極mosfet的混合襯底技術的製作方法
技術領域：
本發明涉及互補金屬氧化物半導體(CMOS)器件技術，尤其涉及 CMOS結構和用於高性能CMOS應用的工藝。尤其是，本發明提供具有 高遷移率表面的混合結構，用於平面和多柵極金屬氧化物半導體場效應晶 體管(MOSFET)。
背景技術：
CMOS器件性能可以通過減少柵極長度和/或增加栽流子遷移率來改 善。為了減少柵極長度，器件結構必須具有良好的靜電完整性。公知的是， 單柵極超薄體MOSFET和例如FinFET和三柵極結構的多柵極MOSFET 相比於常規體CMOS器件具有更好的靜電特性。
美國公開2004 0266076A1公開了在同一晶片上集成平面超薄體SOI MOSFET和FinFET器件的工藝。根據該公開，通過包括以下步驟的方法 製造所述結構提供SOI結構，其包括至少位於埋層絕緣層上的頂部半導 體層，所述頂部半導體層具有至少一個位於結構的FinFET區域中的構圖 硬掩模和至少一個位於結構的FET區域中的構圖硬掩模；保護FET區域， 並且修整FinFET區域中的至少一個構圖硬掩模；蝕刻沒有受到硬掩模保 護的頂部半導體的暴露部分，停止在埋層絕緣層，所述蝕刻限定FinFET 有源器件區域和FET有源器件區域，所述FinFET有源器件區域垂直於 FET有源器件區域；保護FinFET有源器件區域，並細化FET有源器件區 域，使得FET器件區域的高度低於FinFET有源器件區域的高度；在 FinFET有源器件區域的每個暴露垂直表面上形成柵極介質，同時在FET 器件區域的暴露水平表面上形成柵極介質；以及在柵極介質的每個暴露表面上形成構圖柵極電極。
本申請中使用的所有術語"超薄"表示約小於等於30nm。本申請所 使用術語"三柵極"表示包括鰭片的三個導電溝道、 一個頂部表面以及兩 個垂直表面的三柵極器件。本發明所使用術語"FinFET"表示雙柵極器件， 其包括高但是薄的垂直溝道區域。
本領域已知，載流子遷移率取決於表面取向。例如，電子已知具有對 (100)表面取向的高遷移率，而空穴已知具有對(110)表面取向的高遷 移率。也就是說，(IOO)表面上的空穴遷移率值是該結晶取向上的相應的 電子空穴遷移率的1/4-1/2。美國公開20040256700A1公開這樣的方法，其 中在相同晶片上集成這兩個表面，從而在高遷移率表面上形成平面 MOSFET。也就是說，在(100)表面上形成nFET並在(110)表面上形 成pFET。根據該公開，通過晶片接合兩個結晶取向不同的晶片、掩蔽、 通過一個晶片蝕刻到另 一個晶片以暴露其表面、以及再生長具有相同結晶 取向的半導體材料作為暴露表面，提供了具有晶體取向不同的表面的混合 襯底。
當在對準晶片平面(wafer flat)平行於方向的標準(100)晶片 上形成三柵極時，如果斥冊極取向為平行於晶片平面，則形成溝道的混合表 面取向。參考例如圖1A。該三柵極器件結構不能對n-型或者p-型MOSFET 提供最佳的遷移率。最佳的n-型三柵極FET可以通過如下獲得，在標準 (100)晶片上製造n-型三柵極FET，所述標準(100)晶片的對準晶片平 面平行於<110〉方向，且柵極取向為與對準晶片平面成45度。參考例如圖 1B。可選的是，最佳的n-型三柵極FET可以通過如下獲得，在(100)晶 片上製造n-型三柵極FET，使得對準晶片平面平行於方向，並且柵 極取向平行於晶片平面。參考例如圖1C。最佳的p-型三柵極FET可以通 過如下獲得，在(110)晶片上製造p-型三柵極FET,使得對準晶片平面 平行於方向，且柵極取向平行於對準晶片平面。參考例如圖D。
目前，可以在(100)表面取向晶片上以45度角布局n-型FinFET和 p-型FinFET，以獲得高遷移率nFET和pFET，然而，使用目前的光刻技術，該布局不是優選的。而且，該方法不能同時提供高遷移率平面/多柵極
nFET和pFET。取而代之的是，希望提供一種方法，其中nFET和pFET 器件的柵極取向在相同方向，並且nFET和pFET的所有溝道都在高遷移 率表面上。目前還沒有可以達到該要求的現有技術。
MOSFET，例如FinFET和三柵極MOSFET，其中所有溝道都取向在高遷 移率表面上，並且柵極在相同方向。

發明內容
本發明提供一種混合襯底，其具有上表面，所述上表面具有結晶取向 不同的區域，從而平面和/或多柵極MOSFET的所有溝道和柵極都取向相 同的方向，其中n-型器件位於增強這種器件性能的表面取向上，並且p-型器件位於增強這種器件性能的表面取向上。也就是說，本發明提供混合 襯底，其具有結晶取向不同的上表面，其中集成平面和/或多柵極 MOSFET，從而其位於高遷移率表面上。通常，將n-型器件形成在(100) 半導體表面上以優化器件性能，而將p-型器件形成在(110)半導體表面 上以優化器件性能。
混合村底具有不同的結晶取向，其中所有各器件的溝道和柵極可以取 向為相同的方向，所述混合襯底可以都是SOI類的，或者可選的是， 一個 表面可以是體類的，而另一個表面可以是SOI類的。
本發明更寬泛的方面提供在其表面具有高遷移率結晶取向的混合襯 底，其包括
包括第二半導體層和再生長半導體層的表面，其中所述第二半導體層 具有第二結晶取向，且再生長半導體層具有不同於第二結晶取向的第一結
晶取向；
襯層或者隔層，其隔離至少所述第二半導體層和所述再生長半導體層； 位於所述第二半導體層下面的絕緣層；以及
位於所述絕緣層和所述再生長半導體層下面的第一半導體層，其中所述第 一半導體層與再生長半導體層接觸，具有與再生長半導體層相同的結 晶取向，並且所述第一半導體層和所述第二半導體層每個包括相互對準的
晶片平面,
除了上述混合襯底，本發明還涉及高遷移率結構，包括 混合襯底，其具有包括第二半導體層和再生長半導體層的表面，其中 所述第二半導體層具有第二結晶取向，並且再生長半導體層具有不同於第 二結晶取向的第一結晶取向；襯層或者隔層，其隔離至少所述第二半導體 層和所述再生長半導體層；位於所述第二半導體層下面的絕緣層；位於所 述絕緣層和所述再生長半導體層下面的第一半導體層，其中所述第一半導 體層與再生長半導體層接觸，且具有與再生長半導體層相同的結晶取向； 以及
MOSFET器件，其中所述器件具有取向相同的溝道和柵極，並且位於優化 所述MOSFET器件的表面上。
/或多柵極MOSFET的方法。
通過以下步驟提供混合襯底
形成一種結構，包括具有第一晶片平面的第一結晶取向的第一半導 體層、以及具有第二晶片平面的第二結晶取向的第二半導體層，其通過絕 緣層隔離，其中所迷第一結晶取向不同於第二結晶取向，且第二半導體層 位於所述第一半導體層的上面，以及每個半導體層上的晶片平面與表面具 有相同的結晶方向；
保護結構的第一部分以限定第一器件區域，而剩下結構的未保護的第 二部分，所述結構的未保護部分限定第二器件區域；
蝕刻結構的所述未保護部分以暴露第一半導體層的表面；
再生長位於第一半導體層的所述暴露表面上的半導體材料，所述半導 體材料的結晶取向與第一結晶取向相同；以及
平面化含半導體材料的結構，使得第二半導體層的上表面與半導體材料的上表面基本相平。
對於晶片平面平行於方向的標準(100)晶片，將晶片旋轉45 度使得晶片平面以45度與晶片平面平行於方向的(110)晶片對準。 可選的是，將晶片平面平行於<100〉方向的(100)晶片與晶片平面平行於 方向的(110)晶片對準。
在本發明的一些實施例中，通過在所述平面化步驟後進行離子注入和 退火而形成埋層氧化物區域。
然後在第二和再生長半導體材料的上表面上形成平面和/或多柵極 MOSFET。特別是，提供形成高遷移率半導體結構的方法，包括
提供具有包括第二半導體層和再生長半導體層的表面的混合襯底，其 中所述第二半導體層具有第二結晶取向，且再生長半導體層具有不同於第 二結晶取向的第一結晶取向；襯層或者隔層，其隔離至少所述第二半導體 層和所述再生長半導體層；絕緣層，其位於所述第二半導體層的下面；第 一半導體層，其位於所述絕緣層和所述再生長半導體層的下面，其中所述 第一半導體層與再生長半導體層接觸，且具有與再生長半導體層相同的結
晶取向；以及
MOSFET,其中所述平面或多柵極MOSFET具有取向相同的溝道和柵極， 並且位於優選用於所述MOSFET的表面上。


圖1A-1D示意示出在標準半導體晶片上製造的三柵極結構；
圖2A-2I示意示出(通過截面圖)本發明用於製造具有高遷移率表面
的混合襯底的工藝步驟，在所il^面上形成有平面和/或多柵極MOSFET; 圖3A-3B示意示出(通過3-D側視圖)可以用於本發明的初始襯底； 圖4示意示出(通過俯視圖)在本發明的混合村底上製造平面和/或多
柵極MOSFET後形成的結構；
具體實施例方式
本發明提供用於高遷移率平面和/或多柵極MOSFET的混合村底和形 成混合襯底及其上的器件的方法，下面將通過參考本申請附圖詳細描述。
圖2A示出本發明使用的初始襯底。如圖所示，本發明的初始襯底IO 包括第一 (即，底部)半導體層12、絕緣層14、以及第二 (即，頂部)半 導體層16。初始襯底還可以包括位於第一 (即，底部)半導體層下面的可 選半導體層(未示出)。在該可選初始襯底中，另一個絕緣層隔離第一(即， 底部)半導體層和可選半導體層。
第一半導體層12由包括例如如下的任何半導體材料構成Si、 SiC、 SiGe、 SiGeC、 Ge、 Ge合金、GaAs、 1nAs、 InP以及其它III/V或者II/VI 化合物半導體。第一半導體層12還可以包括預製SOI襯底的絕緣體上矽 (SOI)層或者分層半導體，例如，Si/SiGe。第一半導體層12還具有的特 徵在於，具有可以為(100)或者(110)的第一結晶取向。當第一半導體 層12具有(110)取向時，提供在方向的對準晶片平面。當第一半 導體層12具有(100)晶體取向時，提供在方向的對準晶片平面。 第一半導體層可以是應變層、非應變層或者可以包括應變/非應變層組合。 在優選實施例中，第一半導體層12是含Si襯底，其具有(110)取向，並 且晶片平面在<110〉方向。使用本領域技術人員熟知的標準技術在半導體 層中形成晶片平面。
第一半導體層12的厚度可以根據用於形成如圖2A所示的襯底的初始 晶片而變化。然而，第一半導體層12通常具有約5nm至約200;mi的厚度， 從約5至約100nm的厚度更優選。
位於第一半導體層12和第二半導體層16之間的絕緣層14可以是氧化 物、氮化物、氧氮化物或者其任意組合。優選，絕緣層14是氧化物。絕緣 層14的厚度可以根據用於形成圖2A中的襯底的初始晶片而變化。然而， 絕緣層14通常具有約1至約500nm的厚度，約5至約100nm的厚度更優 選。
第二半導體層16由包括例如如下的任何半導體材料構成Si、 SiC、金、GaAs、 InAs、 InP以及其它III/V或者II/VI 化合物半導體。第一半導體層16還可以包括預製SOI襯底的絕緣體上矽 (SOI)層或者分層半導體，例如，Si/SiGe。第二半導體層16可以包括與 第一半導體層12相同的半導體材料，不同的是，第二半導體層16具有與 第一半導體層12不同的第二結晶取向。從而，第二半導體層16具有可以 是(100)或者(110)的第二結晶取向，其不同於第一半導體層12的結晶 取向。
當第 一半導體層12具有(110 )取向時，第二半導體層16將具有(100 ) 取向。同樣，當第一半導體層12具有(100)晶體取向時，第二半導體層 16具有(110)結晶取向。第二半導體層16可以是應變層、非應變層或者 可以包括應變/非應變層組合。優選，第二半導體層16是含Si層，其具有 (100)晶體取向，且對準晶片平面在方向。
第二半導體層16的厚度可以根據用於形成圖2A所示的襯底的初始晶 片而變化。然而，第二半導體層16通常具有約5至約500nm的厚度，約 5至約100nm的厚度更優選。
通過層轉化(layer transfer)工藝獲得圖2A所示的襯底10，在所述 工藝中使用兩個晶片和熱接合。特別是，通過如下進行層轉化將兩個晶 片相互緊密接觸，可選地對接觸的晶片施加外部力，以及然後在可以接合 兩個晶片的條件下加熱兩個接觸的晶片。
根據本發明， 一個晶片包括至少第一半導體層12,而另一個晶片包括 至少第二半導體層16。另外，至少一個晶片包括變成圖2A所示的絕緣層 14的絕緣層。在一些實施例中，兩個晶片都可以包括絕緣層。在本發明中， 通過半導體/絕緣接合或者絕緣/絕緣接合實現層轉化。可以使用體半導體晶 片、SOI晶片或者體和SOI組合。在一些實施例中， 一個用於層轉化的晶 片包括注入區域，例如氫注入區域，其可以用於在層轉化工藝中分離至少 一個晶片的部分。
上述接觸步驟不同於常規用於層轉化的接觸步驟之處在於，包括第二 半導體層16的晶片從標準晶片配置(標準(100)晶片配置，具有平行於方向的晶片平面)旋轉45度。該旋轉確保第二半導體層16的對準 晶片平面以適當旋轉與第一半導體層的對準晶片平面對準。參考例如圖 3A。可選的是，(100)晶片的晶片平面位於平行於的方向、且與晶 片平面平行於方向(110)的晶片對準。參考例如圖3B。該步驟可以 確保在該混合襯底上製造的、包括平面和多柵極FET的MOSFET具有總 是位於高遷移率面上的溝道。
可以在存在或不存在外部力的情況下進行層轉化中的加熱步驟。通常 在惰性環境中、以約200。C至約1050。C進行約2至約20小時的加熱步驟。 更優選的是，在約20(TC至約40(TC的溫度下進行接合。術語"惰性環境" 表示不與任何半導體晶片反應的氣氛。惰性環境的示意實例包括，例如， He、 Ar、 N2、 Xe、 Kr、或者其混合物。用於接合的優選環境為N2。
在層轉化工藝之後，可以使用平面化工藝(未示出)以從一個半導體 晶片除去一些材料。當在層轉化工藝中使用兩個SOI晶片時尤其使用平面 化步驟。
然後，在圖2A所示第二半導體層16上形成包括至少一個絕緣材料的 襯墊疊層18i，從而提供圖2B所示的結構。襯墊疊層18可以由氧化物、 氮化物、氧氮化物或者其任意組合構成。在一個實施例中，例如，襯墊疊 層18可以是在SK)2層上形成的Si3JNL(層。通過沉積工藝和/或者熱生長工 藝形成襯墊疊層18。沉積工藝包括，例如，化學氣相沉積(CVD)、等離 子體-增強化學氣相沉積(FECVD)、原子層沉積、化學溶液沉積以及其 它類似沉積工藝。熱生長工藝包括氧化、氮化、氧氮化或者其組合。在上 述優選襯墊疊層18中，通過氧化工藝形成Si02層，以及通過沉積形成 Si3N4。
襯墊疊層18可以具有根據使用的絕緣材料的類型以及疊層中的絕緣 層數目而變化的厚度。優選，為了說明的目的，襯墊疊層18具有約1至約 200nm的厚度，更通常為約5至約50nm的厚度。
然後在圖2B所示結構的預定部分形成掩模(未示出)，從而保護結 構的第一部分，而剩下結構的第二部分未受保護。結構的保護部分限定第一器件區域22，而結構的未保護部分限定第二器件區域24。例如圖2C中 示出各器件區域
在本發明的一個實施例中，通過首先對結構的整個表面施加光致抗蝕 劑掩模，而在襯墊疊層18的預定部分形成掩模。在施加的光致抗蝕劑掩衝莫 後，通過光刻構圖掩模，包括將光致抗蝕劑暴露到輻射圖形和使用抗蝕劑 顯影劑顯影圖形的步驟。可選的是，當襯墊疊層18包括多個絕緣體且其中 其上層是氮化物或者氧氮化物時，上層充當掩模，用於限定不同的器件區 域。在該實施例中，通過光刻和蝕刻構圖襯墊疊層18的上部氮化物或者氧 氮化物層。在一些情況下，可以在限定第二器件區域之後除去襯墊疊層18 的上部氮化物或者氧氮化物層。
在對圖2B所示結構提供掩模(未示出)之後，對結構施加一個或者 多個蝕刻步驟，從而暴露下面的第一半導體層12的表面。例如，圖2C示 出在進行一個或者多個蝕刻步驟、且去除掩模之後形成的所獲結構。特別 是，本發明這裡使用的一個或者多個蝕刻步驟除去了襯墊疊層18的未保護 部分、以及下面的第二半導體層16部分和隔離第一半導體層12與第二半 導體層16的絕緣層14部分。
可以使用單個蝕刻工藝或者多個蝕刻步驟進行蝕刻。本發明這裡使用 的蝕刻可以包括例如反應離子蝕刻、離子束蝕刻、等離子體蝕刻或者雷射 蝕刻的幹蝕刻工藝、其中使用化學蝕刻劑的溼蝕刻工藝、或者其任意組合。 在本發明優選實施例中，使用反應離子蝕刻(RIE)來選擇性地除去襯墊 疊層18的未保護部分、第二半導體器件區域24中的第二半導體層16和絕 緣層14。注意，蝕刻步驟提供具有側壁21的開口 20。儘管示出結構具有 一個開口，本發明還設想其它結構，其中形成多個這樣的開口。在該實施 例，可以形成多個第二器件區域和多個第一器件區域。
在蝕刻之後，使用常規抗蝕劑剝離工藝從結構除去掩模，然後在暴露 側壁21上形成襯層或者隔層26。通過沉積和蝕刻形成襯層或者隔層26。 村層或者隔層26包括例如如下的絕緣材料氧化物，氮化物，氧氮化物或 者其任意組合。圖2D示出在開口 20每個側壁21上的形成的包括襯層或隔層26的結構。在形成襯層或者隔層26之後，在第一半導體層12的暴露表面上形成 半導體材料28。才艮據本發明，半導體材料28具有與第一半導體層12的結 晶取向相同的結晶取向。例如，在圖2E中示出了所獲結構。半導體材料28可以包括任意含Si半導體，例如Si、應變Si、 SiGe、 SiC、 SiGeC或者其組合，其可以使用選擇性外延生長方法形成。在一些優 選實施例中，半導體材料28由Si構成。在其它優選實施例中，半導體材 料是位於弛豫SiGe合金層上的應變Si層。在本發明中，半導體材料28可 以稱為再生長半導體材料或者層。然後，對圖2E所示結構進行例如化學機械拋光(CMP)或者研磨的 平面化工藝，從而半導體材料28的上表面基本與襯墊疊層18的上表面相 平。例如圖2F示出在進行第一平面化工藝之後形成的所獲結構。在第一平面化步驟之後，進行第二平面化步驟以提供圖2G所示的平 面結構。在圖2G所示的結構中，第二平面化工藝從結構除去襯墊疊層18。 在圖2G所示的結構中，再生長半導體材料28具有與第二半導體層16的 上表面共面的上表面。因此，這些平面化步驟暴露有源器件區域22、 24， 其中可以形成平面和/或多柵極MOSFET 。圖2H示出可選的、且高度優選的本發明步驟，其中將氧離子30注入 結構中，從而在結構中形成氧離子充裕的注入區域32。通過氧離子劑量為 約1015至約5x 1017原子/0112的離子注入進行可選注入。在本發明中使用 的離子劑量應該足以形成這樣的注入區域32，其具有充分的氧離子濃度， 所述氧離子在隨後的高溫退火步驟中可以轉換成埋層氧化物區域。通常在 第二半導體層16和再生長半導體層28中都形成注入區域32。在一些實施 例中，可以使用掩蔽離子注入工藝，從而將氧離子注入第二半導體層16 或者再生長半導體層28。後一實施例可以提供用於在結構中提供選擇性埋 層氧化物區域34的方法。儘管描述且示出了氧離子，但是可以使用其它離 子形成離子注入充裕區域以隨後轉換成埋層絕緣區域。圖21示出在進行高溫退火步驟之後形成的結構。在圖21所示的結構中，標號34表示形成的埋層氧化物區域。注意，具有埋層氧化物區域34 確保了器件區域22和24是SOI類的。高溫退火步驟可以在惰性環境中進 行，所述惰性環境例如為He、 Ar、 N2、 Xe、 Kr、 Ne或者其混合物，或者 在氧化環境中進行，其包括至少一種含氧氣體，例如，02、 NO、 N20、臭 氧、空氣，或者其它含氧環境。可選的是，用於高溫退火步驟的環境可以 包括含氧氣體和惰性氣體的混合物。當環境包括含氧氣體，埋層氧化物區 域34可以包括熱氧化物區域、以M面氧化物，其通常從結構的暴露表面 上剝離。
用於形成埋層氧化物區域34的高溫退火步驟在約IOOO'C至約1400°C 、 更優選為約1200。C至約130(TC的溫度進行。退火步驟可以進行通常在約 60至約3000分鐘範圍內的可變時間。退火步驟可以在單個目標溫度進行、
以是快速熱退火(RTA)、雷射退火，或者這裡還可以設想其它能源例如 電子束。可選的是，可以使用爐內退火。當使用爐內退火時，退火時間優 選大於RTA的退火時間。
應該注意，圖2G或者圖21所示混合襯底可以用於本發明中。圖21 所示混合襯底優於圖2G所示混合襯底，因為相比於圖2G，器件都是SOI 類的，且最上部器件區域包括超薄半導體層16或者28。
圖4示出了在本發明的混合襯底上製造平面和/或多柵極MOSFET， 例如三柵極MOSFET和/或FinFET之後形成的所獲結構。在圖4中，標 號50表示每個器件的柵極且標號52表示平面和/或多柵極器件。根據本發 明，在具有(100)表面取向的半導體表面(16， 28)上形成n-器件，並 在具有(110)表面取向半導體表面(16， 28)上形成p-器件。而且，nFET 和pFET的柵極都取向至相同的方向。製備混合取向襯底，使得n-器件的 柵極取向至方向，從而所有溝道都在(100)表面上(在鰭片頂部和 兩側上)，且使得p-器件的柵極取向至〈10方向，從而所有溝道都在(110 ) 表面上(在鰭片頂部和兩側上)。利用該工藝，可以製造高遷移率器件， 使得所有器件溝道都在高遷移率面上且柵極都取向在相同方向。使用本領域技術人員熟知的技術製造平面和/或多柵極MOSFET。
例如，可以使用在美國公開2004 0266076A1中公開的工藝製造各器 件。這裡可以使用的在所述公開中描述的工藝包括提供至少一個位於混 合襯底的FinFET區域中的構圖硬掩才莫和至少一個位於混合襯底的三柵極 區域中的構圖硬掩模；保護三柵極區域，並修整至少一個在所述FinFET 區域中的構圖硬掩模；蝕刻頂部半導體層16、 28的未受硬掩模保護的暴露 部分，且停止至埋層絕緣14或者埋層氧化物區域34的上表面，所述蝕刻 限定FinFET有源器件區域和三柵極有源器件區域，所述FinFET有源器 件區域垂直於三柵極有源器件區域；保護FinFET有源器件區域並薄化三 柵極有源器件區域，使得三柵極器件區域的高度小於FinFET有源器件區 域的高度；在FinFET有源器件區域的每個暴露垂直表面上形成柵極介質， 而在三柵極器件區域的暴露水平表面上形成柵極介質；以及在柵極介質的 每個暴露表面上形成構圖柵極電極。
在FinFET和三柵極器件區域中的各材料和組成也是熟知的，因此這 裡未提供對其的詳細討論。例如，每個器件包括的柵極介質可以包括氧化 物、氮化物、氧氮化物或者其任意組合。優選，柵極介質是氧化物，例如 但不限於Si02、 A1202、鈣鈦礦氧化物、或者其它類似氧化物。柵極介質 可以使用熱氧化、氮化、或者氧氮化工藝形成。注意，FinFET有源器件 包括在半導體層即16或38的一層的暴露垂直表面上形成的兩種斥冊極介質， 而多柵極器件可以適當地具有多種柵極介質。
柵極導體還存在於每種類型的器件中。柵極導體可以使用常規沉積工 藝形成，例如化學氣相沉積(CVD)、等離子體輔助CVD、蒸發、濺射、 化學溶液沉積、或者原子層沉積。柵極導體可以包括多晶矽、例如W的單 質金屬、含一個或者多個單質金屬的合金、矽化物、或者其疊層組合，例 如多晶矽/W或者矽化物。
已經描述了襯底結構和其製造方法，以製造平面和/或多柵極 MOSFET，例如FinFET和三柵極MOSFET，其中所有的溝道都取向在高 遷移率表面上，且柵極具有相同方向。可以在形成柵極之前或之後進行各種注入，包括例如阱注入、源/漏延 伸注入、暈圏注入、源/漏擴散注入、柵極注入等。而且，本發明的結構還
可以包括通過常規方法形成的抬升/源漏區域。其它工藝例如，BEOL(後 段)工藝，也可以用於本發明中。
儘管本發明具體示出和描述了優選實施例，但是本領域技術人員可以 理解，在不偏離本發明精神和範圍下，可以進行形式和細節上的前述和其 它變化。因此，本發明旨在不限於所述和示出的具體形式和細節，而是落 入所附權利要求書的範圍中。
權利要求
1.一種混合襯底，其在其表面上具有高遷移率結晶取向，所述混合襯底包括包括第二半導體層和再生長半導體層的表面，其中所述第二半導體層具有第二結晶取向，而所述再生長半導體層具有不同於第二結晶取向的第一結晶取向；襯層或者隔層，其隔離至少所述第二半導體層和所述再生長半導體層；絕緣層，其位於所述第二半導體層的下面；以及位於所述絕緣層和所述再生長半導體層的下面的第一半導體層，其中所述第一半導體層與再生長半導體層接觸、且具有與再生長半導體層相同的結晶取向，而所述第一半導體層和所述第二半導體層每個都包括相互對準的晶片平面。
2. 根據權利要求l的混合襯底，其中所述第一半導體層和所述第二半 導體材料包括Si、 SiC、 SiGe、 SiGeC、 Ge、 Ge合金、GaAs、 InAs、 InP、絕緣體上矽(soi)層或者其它ni/v和h/vi化合物半導體。
3. 根據權利要求2的混合襯底，其中所述第一半導體層和所述第二半 導體層包括Si。
4. 根據權利要求l的混合襯底，其中所述第一半導體層包括Si，且所 述第一結晶取向為(110)，所述晶片平面在<110〉方向，並且所述第二半 導體層包括Si,且所述第二結晶取向為(100)，所述晶片平面在方 向。
5. 根據權利要求l的混合襯底，其中所述第一半導體層包括Si，且所 述第一結晶取向為(100)，所述晶片平面在方向，並且所述第二半 導體層包括Si，且所述第二結晶取向為(110)，所述晶片平面在方 向。
6. 根據權利要求1的混合襯底，其中所述再生長半導體層包括含Si 半導體。
7. 根據權利要求6的混合襯底，其中所述含Si半導體包括Si、應變 Si、 SiC、 SiGeC或者其組合。
8. 根據權利要求l的混合襯底，其中所述再生長半導體層包括Si，且 結晶取向為(100)。
9. 根據權利要求l的混合村底，其中所述再生長半導體層包括Si，且 結晶取向為(110)。
10. 根據權利要求l的混合襯底，其中所述村層或者隔層包括氧化物、 氮化物、氧氮化物或者其任意組合。
11. 根據權利要求1的混合襯底，其中所述絕緣層包括氧化物、氮化 物、氧氮化物或者其組合。
12. 根據權利要求1的混合襯底，還包括在所述第二半導體層或者所 述再生長半導體層中至少一個中的埋層氧化物區域。
13. 根據權利要求1的混合襯底，其中所"面包括至少兩個器件區域。
14. 根據權利要求l的混合襯底，其中所述表面包括(100)結晶取向 和(110)結晶取向。
15. 根據權利要求14的混合襯底，其中所述(100)結晶取向的所述 表面包括n-型平面或多柵極MOSFET器件，以及所述(110 )結晶取向的 所述表面包括p-型平面或多柵極MOSFET器件。
16. —種高遷移率結構，包括混合襯底，其包括:包括第二半導體層和再生長半導體層的表面，其中 所迷第二半導體層具有第二結晶取向，而所述再生長半導體層具有不同於 第二結晶取向的第一結晶取向；村層或者隔層，其隔離至少所述第二半導 體層和所述再生長半導體層；絕緣層，其位於所述第二半導體層的下面； 位於所述絕緣層和所述再生長半導體層的下面的第一半導體層，其中所述 第一半導體層與所述再生長半導體層接觸、且具有與所述再生長半導體層 相同的結晶取向；以及至少一個平面或多柵極MOSFET器件，其同時位於所述第二半導體層和所述再生長半導體層上，其中所述器件具有這樣的柵極，所述柵極的取向在相同方向、且位於最佳地用於所述MOSFET器件的表面上。
17. 根據權利要求16的結構，其中所述第一半導體層和所述笫二半導 體材料包括Si、 SiC、 SiGe、 SiGeC、 Ge、 Ge合金、GaAs、 InAs、 InP、 絕緣體上矽(SOI)層或者其它III/V和II/VI化合物半導體。
18. 根據權利要求17的結構，其中所述第一半導體層和所述第二半導 體層包括Si。
19. 根據權利要求16的結構，其中所述第一半導體層包括Si，且所述 第一結晶取向為(110)，所述晶片平面在方向，並且所迷第二半導 體層包括Si,且第二結晶取向為(100)，晶片平面在方向。
20. 根據權利要求16的結構，其中所述第一半導體層包括Si，且所述 第一結晶取向為(100)，所述晶片平面在<100〉方向，並且所述第二半導 體層包括Si，且所述第二結晶取向為(110)，晶片平面在<110〉方向。
21. 根據權利要求16的結構，其中所述再生長半導體層包括含Si半 導體。
22. 根據權利要求21的結構，其中所述含Si半導體包括Si、應變Si、 SiC、 SiGeC或者其組合。
23. 根據權利要求16的結構，其中所述再生長半導體層包括Si，且結 晶 取向為(100)。
24. 根據權利要求16的結構，其中所述再生長半導體層包括Si，且結 晶取向為(110)。
25. 根據權利要求16的結構，其中所述襯層或者隔層包括氧化物、氮 化物、氧氮化物或者其任意組合。
26. 根據權利要求16的結構，其中所述絕緣層包括氧化物、氮化物、 氧氮化物或者其組合。
27. 根據權利要求16的結構，還包括在所述第二半導體層或者所述再 生長半導體層中至少一個中的埋層氧化物區域。
28. 根據權利要求16的結構，其中所述表面包括至少兩個器件區域。
29. 根據權利要求16的結構，其中所述表面包括(100)結晶取向和 (110)結晶取向。
30. 根據權利要求29的結構，其中所述(100)結晶取向的所述表面 包括n-型平面或多柵極MOSFET器件，以及所述(110)結晶取向的所迷 表面包括p-型平面或多柵極MOSFET器件。
31. —種形成混合襯底的方法，其通過以下步驟實現形成一種結構，所述結構包括具有第 一 晶片平面的第 一結晶取向的第 一半導體層、和具有第二晶片平面的第二結晶取向的第二半導體層，其通過絕緣層隔離，其中所述第一結晶取向不同於第二結晶取向，且所述第二半導體層位 於所述第一半導體層的上面，且在每個半導體層上的晶片平面具有與表面 相同的結晶方向；保護所述結構的第一部分，以限定第一器件區域，而剩 下所述結構的第二部分未受保護，所述結構的未保護部分限定第二器件區 域；蝕刻所述結構的未保護部分，以暴露所述第一半導體層的表面； 在所述第一半導體層的所述暴露表面上再生長半導體材料，所述半導體材料具有的結晶取向與第一結晶取向相同；平面化所述含半導體材料的結構，使得所述第二半導體層的上表面基本與所迷半導體材料的上表面相平。
32. 根據權利要求3i的方法，其中所述形成結構包括層轉化工藝。
33. 根據權利要求32的方法，其中所述層轉化工藝包括使兩個晶片相互緊密接觸，並加熱所述接觸晶片。
34. 根據權利要求33的方法，其中所述加熱在惰性氣體環境中進行。
35. 根據權利要求33的方法，其中所述加熱在200。C至約1050'C進行 約2至約20小時的時間。
36. 根據權利要求31的方法，其中在所述保護步驟之前，在所述結構 的上面形成襯墊疊層。
37. 根據權利要求31的方法，其中所述保護步驟包括光刻和蝕刻。
38. 根據權利要求31的方法，其中所述再生長步驟包括選擇性外延生 長方法。
39. 根據權利要求31的方法，還包括在開口中的側壁上形成村層或者 隔層，所述開口在所述蝕刻所述結構的未保護部分期間形成。
40. 根據權利要求31的方法，其中所述平面化包括化學機械拋光或者 研磨。
41. 根據權利要求31的方法，還包括在所述第二半導體層和所述再生 長半導體材料上形成至少 一個平面或多柵極MOSFET。
42. 根據權利要求41的方法，其中在具有(100)結晶取向的表面上 形成n-型MOSFET，且在具有(110)結晶取向的表面上形成p-型 MOSFET。
43. —種形成高遷移率半導體結構的方法，包括 提供混合村底，所述混合襯底包括包括第二半導體層和再生長半導體層的表面層，其中所述第二半導體層具有第二結晶取向，而所述再生長 半導體層具有不同於第二結晶取向的第一結晶取向；襯層或者隔層，其隔 離至少所述第二半導體層和所述再生長半導體層；絕緣層，其位於所述第 二半導體層的下面；第一半導體層，其位於所述絕緣層和所述再生長半導體層的下面，其中所述第一半導體層與所述再生長半導體層接觸、且具有 與所述再生長半導體層相同的結晶取向；以及在所述第二半導體層和所述 再生長半導體層上形成至少一個平面或多柵極MOSFET，其中所述至少一 個平面或多柵極MOSFET具有取向相同的溝道和柵極、且位於最佳地用 於所述MOSFET的表面上。
全文摘要
一種混合襯底，其具有高遷移率表面以用於平面和/或多柵極金屬氧化物半導體場效應電晶體(MOSFET)。混合襯底具有優選用於n-型器件的第一表面部分，和優選用於p-型器件的第二表面部分。由於混合襯底的每個半導體層中的適當表面和晶片平面取向，器件的所有柵極都取向在相同方向，且所有溝道都位於高遷移率表面上。本發明還提供製造混合襯底的方法以及在其上集成至少一個平面或多柵極MOSFET的方法。
文檔編號H01L29/76GK101310386SQ200580015351
公開日2008年11月19日 申請日期2005年6月20日 優先權日2004年6月21日
發明者B·B·多裡斯, E·J·諾瓦克, M·艾昂, 敏 楊 申請人:國際商業機器公司