環柵場效應電晶體的製備方法
2023-06-22 00:51:51 1
專利名稱：環柵場效應電晶體的製備方法
技術領域：
本發明屬於半導體技術領域，尤其涉及一種體矽環柵場效應電晶體的製備方法。
背景技術：
隨著集成電路產業按照Moore定律持續向前發展，CMOS器件的特徵尺寸持續縮小。平面體矽CMOS結構器件遇到了嚴峻的挑戰，比如嚴重的短溝道效應(SCE)、源漏洩漏電流、漏致勢壘降低效應(DIBL)等。為了克服以上問題，各種新結構器件應運而生，器件的柵結構從最初的單柵發展到雙柵(FinFET，鰭式電晶體)、多柵直到完全包圍溝道的環柵結構。柵控能力和抑制短溝道效應的能力隨著柵的數目的增多而不斷增強。目前國際上主要採用SOI襯底來製備環柵結構器件。由於SOI襯底存在天然的 BOX氧化層作為犧牲層，製備環柵結構器件更為容易。採用SOI襯底還有以下優點S0I襯底存在天然的BOX氧化層，很容易實現器件之間的隔離，避免了體矽襯底存在的閂鎖效應； 製備工藝簡單；很容易抑制底部的寄生電晶體；寄生電容小；速度高；抗輻射效應好。但是採用SOI襯底來製備環柵結構器件也存在諸多問題，例如S0I襯底存在自加熱效應和浮體效應，在製造中需要複雜的源漏工程以降低源漏寄生電阻，一般來說SOI襯底要比普通體矽襯底的價格昂貴許多。由於目前主流的半導體製造工藝仍然是採用體矽襯底，因此如何在體矽襯底上實現環柵結構器件的製備成為一個研究的熱點，這對於環柵結構器件的應用以及半導體產業的發展具有重要意義。
發明內容
本發明目的在於提供一種新的、易於集成的、與平面CMOS工藝兼容性好的體矽環柵場效應電晶體的製備方法。為了實現上述目的，本發明的主要步驟包括在半導體襯底上形成懸空鰭片；在所述鰭片的四周形成柵堆疊結構；在所述柵堆疊結構兩側的鰭片中形成源/漏結構；其中， 與所述鰭片及柵堆疊結構的底部相鄰的半導體襯底中包括隔離介質層。優選地，所述在半導體襯底上形成懸空鰭片的步驟包括在半導體襯底上形成介質層；刻蝕所述介質層及半導體襯底以嵌入所述半導體襯底形成至少兩個凹槽，所述凹槽之間形成鰭片；在所述鰭片的側壁形成側牆；刻蝕所述凹槽及鰭片底部的半導體襯底形成懸空鰭片；在所述鰭片和凹槽的下方形成隔離介質層。優選地，所述介質層包括Si02、TEOS或Si3N4。優選地，所述鰭片的寬度為10-60nm。優選地，所述在所述鰭片的側壁形成側牆的步驟包括在所述半導體襯底上形成第二介質層；刻蝕所述第二介質層以形成側牆。優選地，所述刻蝕所述凹槽及鰭片底部的半導體襯底形成懸空鰭片的步驟包括 採用各向同性的刻蝕方法進一步刻蝕所述凹槽以使所述凹槽進一步延伸到所述半導體襯
4底中，同時凹槽向鰭片底部延伸直至兩個相鄰的凹槽在鰭片的底部發生連通，形成懸空鰭片。優選地，所述隔離介質層包括填充介質層，則所述在所述鰭片和凹槽的下方的形成隔離介質層的步驟包括在半導體襯底上形成填充介質層；進一步回刻填充介質層將鰭片完全露出，在凹槽的底部留有一層填充介質層形成隔離介質層；所述隔離介質層的厚度為 50-300nm。優選地，在所述鰭片的四周形成柵堆疊結構的步驟包括在懸空鰭片的四周形成柵介質層和柵電極材料；光刻、刻蝕形成柵電極堆疊結構；在本發明的優選實施例中，所述在所述柵堆疊結構兩側的鰭片中形成源/漏結構之前，所述方法進一步包括進行傾角離子注入，以在所述鰭片中形成源/漏延伸區。或者還可以包括進行傾角離子注入，以在所述鰭片中形成暈環注入區。優選地，所述在柵堆疊結構兩側的鰭片中形成源/漏結構步驟包括在鰭片的兩側形成側牆；離子注入形成源漏摻雜；形成源漏矽化物。在本發明的優選實施例，所述半導體襯底為體矽襯底。從上述技術方案可以看出，本發明有以下有益效果1、本發明提供的這種製備環柵結構器件的方法，在體矽襯底上實現了環柵結構器件的製備，克服了 SOI襯底存在的自加熱效應和浮體效應，降低了製備成本；2、本發明提供的這種製備環柵結構器件的方法，製備工藝簡單可行，易於集成，與平面CMOS工藝兼容性好；3、本發明提供的這種製備環柵結構器件的方法，可以避免採用SOI器件所採用源漏選擇性外延等方法來降低源漏的串連電阻，有利於進一步降低對設備的依賴性，易於實現。
通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中圖1-8示出了根據本發明實施例的方法製備環柵場效應電晶體的流程中對應的各結構剖面圖；附圖標記說明101，Si襯底；102，STI隔離；103，介質層；104，凹槽結構；105，鰭片；106，側牆； 107，填充介質層；108，柵介質層；109，柵電極。應當注意的是，本說明書附圖並非按照比例繪製，而僅為示意性的目的，因此，不應被理解為對本發明範圍的任何限制和約束。在附圖中，相似的組成部分以相似的附圖標號標識。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。
在附圖中示出了根據本發明實施例的層結構示意圖。這些圖並非是按比例繪製的，其中為了清楚的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。圖1 8詳細示出了根據本發明實施例製備鰭片結構的各步驟對應的結構剖面圖。以下，將參照這些附圖來對根據本發明實施例的各個步驟予以詳細說明。首先參考圖1，在半導體襯底101上形成淺溝槽隔離(STI，ShallowTrench Isolation) 102。具體地，所述半導體襯底101可以是半導體製造領域中常用的襯底材料， 對於本發明的實施例，優選採用體Si襯底。接著如圖2所示，在半導體襯底101上形成介質層103。所述介質層103可以包括Si02、TE0S、Si3N4或其他介質材料，在本發明的實施例中優選為SiO2，可以通過熱生長形成，厚度約為30-70nm，該介質層103可以在後續的刻蝕過程中能夠有效地保護後續形成的鰭片。圖3A示出了沿半導體襯底101表面的示意圖，圖;3B為圖3A中AA』方向的剖視圖。如圖3A JB所示，對所述襯底101進行刻蝕以嵌入半導體襯底101中形成至少兩個凹槽 104。圖中僅示出兩個凹槽，對於本領域的普通技術人員來說，可知在半導體襯底101上可以有任意多的凹槽。刻蝕形成所述凹槽104的方法例如可以是採用電子束曝光正性抗蝕劑並反應離子刻蝕形成陡直的寬度約為400nm*400nm、間距為10-60nm的兩相鄰凹槽106。 凹槽的形狀只是示例，本發明對此不做限制。在凹槽之間形成了鰭片105，所述鰭片105也稱為矽島(Siliconlsland)，鰭片的寬度可以根據實際需要選擇，例如10-60nm。圖4為圖3A所示方向的結構在形成側牆之後的示意圖。如圖4所示，在所述鰭片 105的兩側形成側牆。所述側牆的結構可以是單層或多層的，可以是「D」型側牆或「I」型側牆或其他形狀的側牆，本發明對此不做限制。側牆的形成有利於保護鰭片105在後續的刻蝕過程中不被破壞。首先，在整個半導體結構上覆蓋第二介質層，例如可以是Si02、TE0S 或其他介質材料，在本發明的實施例中優選為TE0S，可以通過化學氣相澱積、原子層澱積或其他方法形成，厚度約為20-60nm。接著對所述第二介質層進行刻蝕，例如採用反應離子刻蝕(RIE, Reactive Ior^tch)，從而形成了側牆 106。接著，參考圖5，在所述凹槽104及鰭片105底部的半導體襯底形成懸空鰭片 105』。具體地，進一步刻蝕所述凹槽104以使所述凹槽104進一步延伸到所述半導體襯底 101中，所述凹槽104延伸的部分增大，同時凹槽104向鰭片105底部延伸直至兩個相鄰的凹槽104在鰭片105的底部發生連通，形成懸空鰭片105』和底部連通的凹槽104』。進一步刻蝕凹槽104的方法可以採用各向同性的幹法或溼法刻蝕，優選地可以採用幹法進一步刻蝕所述凹槽104進入到鰭片105底部所在平面下方的襯底101中100-300nm的深度，或者也可以採用溼法腐蝕的方法進行刻蝕。刻蝕過程中應當根據所述鰭片105的厚度控制腐蝕的速度和時間以保證腐蝕過程中鰭片底部的矽襯底被全部橫向腐蝕掉，以便使得相鄰的凹槽底部完全連通。接著參考圖6、圖7，在所述凹槽104』及鰭片105』底部的半導體襯底形成隔離介質層107』。具體地，首先，如圖6所示在半導體襯底上澱積一層填充介質層107，將整個凹槽104』，包括鰭片105』底部全部填滿。所述填充介質層107可以包括Si02、TE0S、低溫氧化物(LTO，lowtemperature oxide)或其他介質材料，在本發明的實施例中優選為TE0S，可以通過化學氣相澱積(CVD)形成，厚度約為250-500nm。接著，如圖7所示進一步回刻填充介質層107將懸空鰭片105』完全露出，在凹槽的底部留有一層填充介質層做為器件與襯底之間的隔離介質層107』。該隔離介質層107』有利於抑制底部寄生電晶體，消除底部的洩漏電流通道，提高器件的性能。回刻的過程中同時將懸空鰭片105』頂部的介質層以及兩側的側牆同時去除，還要將懸空鰭片105』底部相鄰的填充介質層去除使得凹槽104』底部相通。這樣就形成了根據本發明的實施例得到的懸空鰭片結構。在圖7所示的結構中， 鰭片下方的半導體有一層隔離介質層，有利於抑制底部寄生電晶體，消除底部的洩漏電流通道，提高器件的性能。接著如圖8所示，在整個襯底上形成柵介質層108和柵電極109，然後刻蝕形成柵電極疊層結構。所述柵介質層材料108可以是普通柵介質材料，例如SiO2,或者是其他的高k介質材料，例如SiON和HfAlON、HfTaON, HfSiON、Al2O3等，在本發明地實施例中優選 HfSiON，可通過低壓化學氣相沉積、金屬有機化學氣相沉積或者原子層澱積等方法形成，柵介質的等效氧化層厚度為5至100 Ao所述柵電極材料109可以是難熔金屬W，Ti，Ta, Mo 和金屬氮化物，例如TiN，TaN, HfN, MoN等或其他材料，柵電極材料可採用低壓化學氣相澱積，金屬有機化學氣相沉積、原子層澱積或其他方法形成，厚度可選為2000至5000 A。可選地，在形成柵堆疊結構之後，所述方法進一步包括進行傾角離子注入，以在所述鰭片中形成源/漏延伸區；或進行傾角離子注入，以在所述鰭片中形成暈環注入區。接著，可以在柵堆疊的側壁上形成柵側牆。柵側牆的形成可以參照常規技術，這裡不再贅述。接著，在柵堆疊兩側的半導體襯底中進行離子注入形成源/漏區並形成源漏矽化物。最後，金屬化形成互連結構將電極引出。金屬化的形成可以參照常規技術，這裡不再贅述。此外，本發明的實施例能夠在體矽襯底上實現了環柵結構器件的製備。該方法採用傳統的基於準平面的自頂向下工藝，製備工藝簡單可行，與CMOS平面工藝具有良好的兼容性，並且易於集成。在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過現有技術中的各種手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。以上參照本發明的實施例對本發明予以了說明。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附權利要求及其等價物限定。 不脫離本發明的範圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發明的範圍之內。
權利要求
1 一種環柵場效應電晶體的製備方法，包括 在半導體襯底上形成懸空鰭片；在所述鰭片的四周形成柵堆疊結構；在所述柵堆疊結構兩側的鰭片中形成源/漏結構；其中，與所述鰭片及柵堆疊結構的底部相鄰的半導體襯底中包括隔離介質層。
2.根據權利要求1所述的方法，其中，在半導體襯底上形成懸空鰭片的步驟包括 在半導體襯底上形成介質層；刻蝕所述介質層及半導體襯底以嵌入所述半導體襯底形成至少兩個凹槽，所述凹槽之間形成鰭片；在所述鰭片的側壁形成側牆；刻蝕所述凹槽及鰭片底部的半導體襯底形成懸空鰭片； 在所述鰭片和凹槽的下方形成隔離介質層。
3.根據權利要求2所述的方法，其中，所述介質層包括Si02、TEOS或Si3N4。
4.根據權利要求2所述的方法，其中，所述鰭片的寬度為10-60nm。
5.根據權利要求2所述的方法，其中，所述在所述鰭片的側壁形成側牆的步驟包括 在所述半導體襯底上形成第二介質層；刻蝕所述第二介質層以形成側牆。
6.根據權利要求2所述的方法，所述刻蝕所述凹槽及鰭片底部的半導體襯底形成懸空鰭片的步驟包括採用各向同性的刻蝕方法進一步刻蝕所述凹槽以使所述凹槽進一步延伸到所述半導體襯底中，同時凹槽向鰭片底部延伸直至兩個相鄰的凹槽在鰭片的底部發生連通，形成懸空鰭片。
7.根據權利要求2所述的方法，所述隔離介質層包括填充介質層，所述在所述鰭片和凹槽的下方的形成隔離介質層的步驟包括在半導體襯底上形成填充介質層；進一步回刻填充介質層將鰭片完全露出，在凹槽的底部留有一層填充介質層形成隔離介質層。
8.根據權利要求7所述的方法，其中，所述隔離介質層的厚度為50-300nm。
9.根據權利要求1所述的方法，所述鰭片的四周形成柵堆疊結構的步驟包括 在懸空鰭片的四周形成柵介質層和柵電極材料；光刻、刻蝕形成柵電極堆疊結構；
10.根據權利要求1所述的方法，在所述柵堆疊結構兩側的鰭片中形成源/漏結構之前，所述方法進一步包括進行傾角離子注入，以在所述鰭片中形成源/漏延伸區；或進行傾角離子注入，以在所述鰭片中形成暈環注入區。
11.根據權利要求1所述的方法，所述在柵堆疊結構兩側的鰭片中形成源/漏結構步驟包括在鰭片的兩側形成側牆； 離子注入形成源漏摻雜；形成源漏矽化物。
12.根據權利要求1至11中任一項所述的方法，其中，所述半導體襯底為體矽襯底。
全文摘要
本申請公開了一種環柵場效應電晶體的製造方法，包括在半導體襯底上形成懸空鰭片；在所述鰭片的四周形成柵堆疊結構；在所述柵堆疊結構兩側的鰭片中形成源/漏結構；其中，與所述鰭片和柵堆疊結構的底部相鄰的半導體襯底中包括隔離介質層。本發明在體矽襯底上製備環柵場效應電晶體，消除了SOI器件存在的自加熱效應和浮體效應，具有更低的成本，採用傳統的基於準平面的自頂向下工藝實現了與CMOS平面工藝的良好兼容，並且易於集成，有利於抑制短溝道效應，推動MOSFETs尺寸往小尺寸方向發展。
文檔編號H01L21/336GK102569074SQ201010578678
公開日2012年7月11日 申請日期2010年12月8日 優先權日2010年12月8日
發明者周華傑, 宋毅, 徐秋霞 申請人:中國科學院微電子研究所